CN117594599A - 半导体器件 - Google Patents

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CN117594599A
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CN
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gate
horizontal direction
isolation structure
isolation
semiconductor device
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李敬雨
朴炼皓
郭玟灿
金昊俊
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：有源区；栅结构，与有源区相交并且包括栅电极；有源区上在栅结构的至少一侧的源/漏区；以及栅隔离结构，在有源区之间的区域上将彼此相对的栅结构彼此隔离。彼此相对的栅结构包括第一栅结构、与第一栅结构相对的第二栅结构、与第一栅结构平行地延伸的第三栅结构、以及与第三栅结构相对且与第二栅结构平行地延伸的第四栅结构。栅隔离结构包括：线型的第一隔离结构，沿第一水平方向延伸；以及孔型的第二隔离结构，在第一栅结构和第二栅结构之间以及第三栅结构和第四栅结构之间穿透第一隔离结构。

Description

半导体器件
相关申请的交叉引用
本申请要求于2022年8月16日在韩国知识产权局提交的韩国专利申请No.10-2022-0102209的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开的示例实施例涉及一种半导体器件。
背景技术
随着对半导体器件的高性能、高速度和/或多功能性的需求增加，半导体器件的集成密度已增加。在制造具有与半导体器件的高集成化趋势相对应的精细图案的半导体器件中，可能需要实现具有精细宽度或精细间隔距离的图案。此外，为了克服由于平面金属氧化物半导体场效应晶体管(FET)的尺寸减小而导致的操作特性的限制，已经努力开发包括具有三维沟道结构的FinFET的半导体器件。
发明内容
一个方面提供一种具有提高的产量的半导体器件。
根据一个或多个示例实施例的一个方面，提供了一种半导体器件，该半导体器件包括：有源区，沿第一水平方向延伸并且在衬底上彼此平行地设置；多个栅结构，沿第二水平方向延伸并且在衬底上与有源区相交，多个栅结构分别包括栅电极；有源区上在多个栅结构的至少一侧的源/漏区；以及栅隔离结构，隔离多个栅结构中的在第二水平方向上彼此相对的栅结构，栅隔离结构在有源区之间的区域上将栅结构彼此隔离。在第二水平方向上彼此相对的栅结构包括第一栅结构、在第二水平方向上与第一栅结构相对的第二栅结构、与第一栅结构平行地延伸的第三栅结构、以及在第二水平方向上与第三栅结构相对且与第二栅结构平行地延伸的第四栅结构。栅隔离结构包括：线型的第一隔离结构，沿第一水平方向延伸；以及孔型的第二隔离结构，在第一栅结构和第二栅结构之间以及第三栅结构和第四栅结构之间穿透第一隔离结构。
根据一个或多个示例实施例的另一方面，提供了一种半导体器件，该半导体器件包括：有源区，沿第一水平方向延伸并且在衬底上彼此平行地设置；多个栅结构，在衬底上与有源区相交，多个栅结构沿第二水平方向延伸，并且包括栅电极；有源区上在多个栅结构的至少一侧的源/漏区；层间绝缘层，在衬底上覆盖源/漏区并且覆盖多个栅结构的侧表面；接触插塞，穿透层间绝缘层并且连接到源/漏区；以及栅隔离结构，设置在有源区之间并且隔离多个栅结构中的在第二水平方向上彼此相对的栅结构，栅隔离结构将彼此相对的栅结构彼此隔离。彼此相对的栅结构包括第一栅结构、在第二水平方向上与第一栅结构相对的第二栅结构、与第一栅结构平行地延伸的第三栅结构、以及在第二水平方向上与第三栅结构相对且与第二栅结构平行地延伸的第四栅结构。栅隔离结构包括：线型的第一隔离结构，沿第一水平方向延伸；以及孔型的第二隔离结构，在第一栅结构和第二栅结构之间以及第三栅结构和第四栅结构之间穿透第一隔离结构。接触插塞中的公共接触插塞包括第一栅结构和第三栅结构之间的第一部分、第二隔离结构之间的第二部分、以及第二栅结构和第四栅结构之间的第三部分，第一部分和第三部分中的每一个连接到源/漏区，并且第二部分在第一水平方向上的宽度大于第一部分在第一水平方向上的宽度或第三部分在第一水平方向上的宽度。
根据一个或多个示例实施例的又一方面，提供了一种半导体器件，该半导体器件包括：有源区，沿第一水平方向延伸并且在衬底上彼此平行地设置；第一栅结构和第二栅结构，在第二水平方向上彼此间隔开并且在衬底上与有源区相交，第一栅结构和第二栅结构中的每一个包括栅电极和在第二水平方向上沿栅电极的两侧延伸的间隔物结构；以及有源区之间的栅隔离结构，栅隔离结构将第一栅结构和第二栅结构彼此隔离。栅隔离结构包括：线型的第一隔离结构，沿第一水平方向延伸；以及孔型的第二隔离结构，在第一栅结构和第二栅结构之间穿透第一隔离结构。第一隔离结构包括与第二隔离结构的材料不同的材料，并且第二隔离结构在第一水平方向上的宽度比第一栅结构和第二栅结构在第一水平方向上的宽度窄。
附图说明
根据结合附图给出的以下具体实施方式，将更清楚地理解上述和其他方面、特征和优点，在附图中：
图1是示出了根据一些示例实施例的半导体器件的平面图；
图2A至图2D是示出了根据一些示例实施例的半导体器件的截面图；
图3A和图3C是示出了根据一些示例实施例的半导体器件的平面图；
图4是示出了根据一些示例实施例的半导体器件的平面图；
图5是示出了根据一些示例实施例的半导体器件的截面图；
图6是示出了根据一些示例实施例的半导体器件的截面图；以及
图7至图18B是示出了根据一些示例实施例的按顺序制造半导体器件的方法的过程的图。
具体实施方式
在下文中，将参照附图如下描述各种实施例。
图1是示出了根据一些示例实施例的半导体器件100的平面图。图2A和图2D是示出了根据一些示例实施例的半导体器件100的截面图。图2A是示出了图1中的半导体器件100沿线I-I’截取的截面图。图2B是示出了图1中的半导体器件100沿线II-II’截取的截面图。图2C是示出了图1中的半导体器件100沿线III-III’截取的截面图。图2D是示出了图1中的半导体器件100沿线IV-IV’截取的截面图。为了便于理解和简明，图1至图2D中仅示出了半导体器件的主要组件。
参考图1至图2D，半导体器件100可以包括衬底101、在衬底101上的有源区105、将有源区105彼此隔离的器件隔离层107、设置在有源区105上的沟道层140、与沟道层140接触的源/漏区150、通过与有源区105相交而延伸的栅结构160、将栅结构160彼此隔离的栅隔离结构130、接触插塞170和层间绝缘层190。
衬底101可以具有沿X方向和Y方向延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。衬底101可以设置为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
有源区105可以设置为沿与衬底101的上表面平行的方向(即，例如沿X方向)延伸。有源区105可以在Y方向上彼此间隔开并且可以彼此平行地设置。有源区105可以在竖直Z方向上从衬底101的上表面突出。有源区105的上端可以设置为从器件隔离层107的上表面突出到预定高度。有源区105可以形成为衬底101的一部分，或者可以包括从衬底101生长的外延层。然而，衬底101上的有源区105可以部分地凹陷到栅结构160的两侧中，并且源/漏区150可以设置在凹陷的有源区105上。
在一些示例实施例中，有源区105可以包括彼此相邻的第一有源区105a和第二有源区105b(参见例如图1)。第一有源区105a和第二有源区105b中的每一个可以具有沿X方向延伸的线形或条形。第一有源区105a和第二有源区105b可以彼此间隔开并且可以彼此平行地延伸，但示例实施例不限于此。第一有源区105a和第二有源区105b可以具有不同的导电类型。当第一有源区105a具有第一导电类型时，第二有源区105b可以具有不同于第一导电类型的第二导电类型。在一些示例实施例中，第一导电类型可以是N型导电性，并且第二导电类型可以是P型导电性。
器件隔离层107可以在衬底101中限定有源区105。器件隔离层107可以设置在有源区105之间。器件隔离层107的上部可以在比有源区105的上部的高度低的高度上。因此，器件隔离层107可以部分地暴露有源区105的上部。在一些示例实施例中，器件隔离层107可以具有弯曲的上表面，该弯曲的上表面弯曲以朝向有源区105具有更高高度(参见例如图2C和图2D)，但示例实施例不限于此。器件隔离层107可以通过例如浅沟槽隔离(STI)工艺形成。器件隔离层107可以由绝缘材料形成。器件隔离层107可以是例如氧化物、氮化物或其组合。
沟道层140可以堆叠在有源区105上，同时在与衬底101垂直的Z方向上彼此间隔开。沟道层140可以与有源区105的上表面间隔开，同时连接到源/漏区150。沟道层140可以在Y方向上具有与有源区105的宽度相同或相似的宽度，并且可以在X方向上具有与栅结构160的宽度相同或相似的宽度。在图2A和图2C中示出了三个沟道层140，但沟道层的数量不限于此并且可以变化。例如，在一些示例实施例中，沟道层140还可以包括设置在有源区105的上表面上的沟道层。沟道层140可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。在一些示例实施例中，沟道层140中的每一个可以包括相同的材料。然而，在一些示例实施例中，沟道层140的至少一部分可以包括不同的材料。
在一些示例实施例中，沟道层140可以包括设置在第一有源区105a上的第一沟道层和设置在第二有源区105b上的第二沟道层。
源/漏区150可以在沟道层140的至少一侧上设置在有源区105上。源/漏区150可以设置为覆盖沟道层140中的每一个的侧表面以及源/漏区150的下端上的有源区105的上表面。源/漏区150可以与沟道层140接触。源/漏区150可以通过部分地凹陷到有源区105的上部中来设置。然而，在一些示例实施例中，凹陷部分的有无以及凹陷部分的深度可以变化。源/漏区150可以是包括硅(Si)的半导体层，并且可以由外延层形成。
在一些示例实施例中，源/漏区150可以包括设置在第一有源区105a上的第一源/漏区150a和设置在第二有源区105b上的第二源/漏区150b。第一源/漏区150a和第二源/漏区150b可以包括不同类型和/或不同浓度的杂质。例如，第一源/漏区150a可以具有第二导电类型，并且第二源/漏区150b可以具有第一导电类型。即，第一源/漏区150a和第一有源区105a可以具有不同的导电类型。
栅结构160可以在有源区105的上部和沟道层140上沿一个方向(即，例如，Y方向)与有源区105和沟道层140相交。晶体管的沟道区可以形成在与栅结构160相交的有源区105和/或沟道层140中。
栅结构160中的每一个可以包括栅介电层162、栅电极165、间隔物结构164和封盖层166。栅结构160的在沟道层140之间的部分的上表面和底表面可以与沟道层140接触，如例如图2A和图2C中所示。
栅介电层162可以设置在每个有源区105和栅电极165之间以及沟道层140和栅电极165之间，并且可以设置为覆盖栅电极165的表面的至少一部分。例如，栅介电层162可以设置为围绕除了栅电极165的上表面之外的整个表面。栅介电层162可以延伸到栅电极165和间隔物结构164之间的区域，但示例实施例不限于此。栅介电层162可以包括氧化物、氮化物或高k材料。高k材料可以指介电常数高于氧化硅层(SiO2)的介电常数的介电材料。高介电常数材料可以包括例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和/或氧化镨(Pr2O3)。在示例实施例中，栅介电层162可以包括多个层。
栅电极165可以设置在有源区105上以填充沟道层140之间的区域，并且可以延伸到沟道层140的上部。栅电极165可以通过栅介电层162与沟道层140间隔开。栅电极165可以包括导电材料，例如，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)之类的金属氮化物、和/或诸如铝(Al)、钨(W)或钼(Mo)之类的金属材料、或诸如掺杂多晶硅之类的半导体材料。在示例实施例中，栅电极165可以由两个或更多个层形成。取决于半导体器件100的配置，栅电极165可以被设置并且可以被彼此相邻的晶体管的至少一部分之间的分隔物隔离。取决于晶体管区域，栅电极165可以包括不同的材料。
间隔物结构164可以设置在栅电极165的两个侧壁上，并且可以沿与衬底101的上表面垂直的Z方向延伸。每个间隔物结构164可以包括其中上部的宽度小于下部的宽度的部分。如图2A和图2B中所示，间隔物结构164可以包括向上弯曲的上表面。然而，间隔物结构164的形状可以在示例实施例中变化。间隔物结构164可以将源/漏区150与栅电极165绝缘。在示例实施例中，间隔物结构164可以由多个层形成。间隔物结构164可以由氧化物、氮化物和/或氮氧化物形成。
封盖层166可以设置在栅电极165上。封盖层166可以是用于保护栅电极165免于在形成栅电极165之后的后续工艺中被蚀刻的结构。封盖层166可以是支撑接触插塞170的结构，并且可以在形成接触插塞170的过程中自对齐。封盖层166可以设置在栅电极165和间隔物结构164上，并且其下表面的至少一部分可以被栅电极165和间隔物结构164围绕。在一些示例实施例中，封盖层166可以包括具有向上弯曲形状的下表面，如图2A和图2B中所示。封盖层166的下表面可以覆盖栅电极165和间隔物结构164。封盖层166可以包括氮化硅或氮化硅基绝缘材料。
在一些示例实施例中，半导体器件100还可以包括与沟道层140之间的栅电极165平行设置的内间隔物层。设置在沟道层140中的最上面的沟道层下方的栅电极165可以通过内间隔物层与源/漏区150电隔离。内间隔物层可以具有这样的形状：与栅电极165相对的侧表面可以向内弯曲地圆化(朝向栅电极165圆化)，但示例实施例不限于此。内间隔物层可以由氧化物、氮化物或氮氧化物形成，并且具体地，可以由低k膜形成。在一些示例实施例中，可以省略内间隔物层。
在一些示例实施例中，栅结构160可以包括第一栅结构160a、在Y方向上与第一栅结构160a相对的第二栅结构160b、与第一栅结构160a平行地延伸的第三栅结构160c、以及在Y方向上与栅结构160c相对且与第二栅结构160b平行地延伸的第四栅结构160d。
第一栅结构160a可以与第二栅结构160b物理隔离和电隔离，并且第三栅结构160c可以与第四栅结构160d物理隔离和电隔离。
栅隔离结构130可以将栅结构160彼此隔离。栅隔离结构130的下表面可以设置在比栅结构160的下表面的高度低的高度上(参见例如图2B和图2C)。栅隔离结构130可以将第一栅结构160a和第二栅结构160b彼此隔离，并且可以将第三栅结构160c和第四栅结构160d彼此隔离。
在一些示例实施例中，栅隔离结构130可以将两对相对的栅结构彼此隔离。在一些示例实施例中，栅隔离结构130可以隔离一对栅结构或三对或更多对栅结构。在下文中，将描述隔离两对栅结构的栅隔离结构130。
栅隔离结构130可以包括沿X方向延伸的线型的第一隔离结构131和穿透第一隔离结构131的孔型的第二隔离结构132。第一隔离结构131和第二隔离结构132的上表面可以设置在基本相同的高度上。
第一隔离结构131可以在第一有源区105a和第二有源区105b之间的隔离层107上具有沿X方向延伸的线形(参见例如图2D)。第一隔离结构131可以穿过层间绝缘层190延伸到器件隔离层107中。因此，第一隔离结构131的下表面可以具有比层间绝缘层190的下表面低的高度。
由于第一隔离结构131形成为线型，因此可以防止工艺缺陷，例如由于在Y方向上彼此相对的栅结构160未被充分隔离而引起的缺陷。
在一些示例实施例中，第一隔离结构131可以包括与第二隔离结构132的材料不同的材料。在一些示例实施例中，第一隔离结构131可以包括在特定蚀刻条件下蚀刻速率高于第二隔离结构132的蚀刻速率的材料。在一些示例实施例中，第一隔离结构131可以包括绝缘材料。在一些示例实施例中，第一隔离结构131可以包括与层间绝缘层190的材料相同的材料，例如，氧化硅。
第二隔离结构132可以具有在第一栅结构160a和第二栅结构160b之间以及第三栅结构160c和第四栅结构160d之间穿透第一隔离结构131的多个孔。例如，第二隔离结构可以具有在第一栅结构160a和第二栅结构160b之间穿透第一隔离结构131的孔、以及在第三栅结构160c和第四栅结构160d之间穿透第一隔离结构131的孔。第二隔离结构132可以穿透第一隔离结构131并且可以与器件隔离层107接触(参见例如图2B)。
每个第二隔离结构132在X方向上的宽度可以比每个栅结构160在X方向上的宽度窄并且比栅电极165在X方向上的宽度大。
在一些示例实施例中，第二隔离结构132可以包括将第一栅结构160a和第二栅结构160b的栅电极165彼此物理隔离的第一竖直柱132a、以及将第三栅结构160c和第四栅结构160d的栅电极165彼此物理隔离的第二竖直柱132b。在平面上，第一竖直柱132a可以在Y方向上与第一栅结构160a和第二栅结构160b完全重叠，并且第二竖直柱132b可以在Y方向上与第三栅结构160c和第四栅结构160d完全重叠。
由于第二隔离结构132形成为多个孔的形状，因此可以防止形成在第二隔离结构132之间的接触插塞170的电隔离。
在一些示例实施例中，第二隔离结构132可以包括与第一隔离结构131的绝缘材料不同的绝缘材料，即，例如氮化硅、氮氧化硅和碳氮化硅中的至少一种。
接触插塞170可以穿透层间绝缘层190并且可以连接到源/漏区150，并且可以将电信号施加到源/漏区150。在一些示例实施例中，接触插塞170可以包括：公共接触插塞171，连接到第一有源区105a上的第一源/漏区150a之一和第二有源区105b上的第二源/漏区之一；以及单个接触插塞172，连接到第一有源区105a上的第一源/漏区150a之一或第二有源区105b上的第二源/漏区之一。
公共接触插塞171可以与层间绝缘层190一起穿透第一隔离结构131，并且可以连接到第一源/漏区150a和第二源/漏区150b。在用于形成与公共接触插塞171相对应的接触孔的蚀刻工艺中，由于第一隔离结构131成为蚀刻目标，可以防止公共接触插塞171的电隔离现象。这可能是因为蚀刻速率高于第二隔离结构132的蚀刻速率的第一隔离结构131可以成为用于形成接触孔的蚀刻目标。
在一些示例实施例中，公共接触插塞171可以包括第一栅结构160a和第三栅结构160c之间的第一部分171_1、第二隔离结构132之间的第二部分171_2、以及第二栅结构160b和第四栅结构160d之间的第三部分171_3(参见例如图1)。第二部分171_2在X方向上的宽度可以大于第一部分171_1在X方向上的宽度和/或第三部分171_3在X方向上的宽度。在平面上，第二部分171_2可以具有向上弯曲的形状，如图1中所示。该形状可能是因为公共接触插塞171可以是自对齐接触部(SAC)，在该SAC中，接触孔可以通过氮化物基封盖层166和第二隔离结构132形成。由于公共接触插塞171具有自对齐接触结构，因此公共接触插塞171可以在与衬底101垂直的Z方向上沿封盖层166和第二隔离结构132的至少一侧延伸。第二部分171_2可以穿透第一隔离结构131，并且第二部分171_2的侧表面的至少一部分可以与第二隔离结构132接触。在一些示例实施例中，第二部分171_2的下表面可以设置在比栅隔离结构130的下表面的高度高的高度上(参见例如图2B)。第一部分171_1和第三部分171_3的下表面可以与不同的源/漏区150接触，并且第二部分171_2的下表面可以设置在比与源/漏区150接触的第一部分171_1和第三部分171_3的下表面的高度低的高度上。
公共接触插塞171可以包括第一插塞层171a和第一阻挡层171b。第一插塞层171a可以包括例如诸如氮化钛膜(TiN)、氮化钽膜(TaN)或氮化钨膜(WN)之类的金属氮化物、和/或诸如铝(Al)、钨(W)或钼(Mo)之类的金属材料。第一阻挡层171b可以共形地覆盖第一插塞层171a的侧表面和底表面。第一阻挡层171b可以包括例如诸如氮化钛层(TiN)、氮化钽层(TaN)或氮化钨层(WN)之类的金属氮化物。
单个接触插塞172可以穿过层间绝缘层190连接到一个源/漏区150，并且可以是类似于公共接触插塞171的自对齐接触部。在一些示例实施例中，单个接触插塞172可以包括第二插塞层172a和第二阻挡层172b，并且第二插塞层172a可以具有与第一插塞层171a的材料相同或相似的材料，并且第二阻挡层172b可以具有与第一阻挡层171b的材料相同或相似的材料。
层间绝缘层190可以设置为覆盖源/漏区150和栅结构160，并且覆盖未示出区域中的器件隔离层107。层间绝缘层190可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低κ材料。
在一些示例实施例中，半导体器件100还可以包括覆盖层间绝缘层190的下表面的绝缘衬层191。绝缘衬层191可以包括与层间绝缘层的材料不同的材料，即，例如氮化硅或氮化硅基绝缘材料。绝缘衬层191可以设置在器件隔离层107和层间绝缘层190之间，并且可以延伸到源/漏区150的不与接触插塞170接触的表面。此外，绝缘衬层191可以延伸到栅结构160的侧表面。
在一些示例实施例中，封盖层166的下表面可以覆盖栅电极165、间隔物结构164、以及延伸到间隔物结构164的侧表面的绝缘衬层191。
在一些示例实施例中，半导体器件100可以包括：第一晶体管TR1，包括第一有源区105a、第一沟道结构、第一源/漏区150a和栅结构160；以及第二晶体管TR2，包括第二有源区105b、第二沟道结构、第二源/漏区150b和栅结构160。第一晶体管TR1和第二晶体管TR2之一可以是NMOS晶体管区，而另一个可以是PMOS晶体管区。
在第一晶体管TR1和第二晶体管TR2中，有源区105可以具有鳍结构，并且栅电极165可以设置在有源区105和沟道层140之间、沟道层140之间、以及沟道层140上。因此，第一晶体管TR1和第二晶体管TR2可以是具有多桥沟道FET(MBCFETTM)结构的晶体管(由沟道层140、源/漏区150和栅结构160形成的全环绕栅(GAA)型场效应晶体管)。
然而，在一些示例实施例中，与以上描述不同，在第一晶体管TR1和第二晶体管TR2中，有源区105可以具有鳍结构，并且栅电极165可以覆盖有源区105以及设置在有源区105上的沟道层的上表面和侧表面。因此，第一晶体管TR1和第二晶体管TR2可以是由沟道层、源/漏区150和栅结构160形成的鳍型场效应晶体管。
图3A至图3C是示出了根据一些示例实施例的半导体器件的平面图。
参考图3A，半导体器件100a可以具有与图1中的示例不同的栅隔离结构130a的结构。
栅隔离结构130a可以包括第一隔离结构131'和第二隔离结构132'，并且第一隔离结构131’可以包括包含了间隙填充绝缘层131_1和阻挡层131_2在内的第一隔离结构131’。间隙填充绝缘层131_1可以具有沿X方向延伸的线形，可以穿透层间绝缘层190，并且可以与器件隔离层107接触。间隙填充绝缘层131_1可以包括例如氧化硅。阻挡层131_2可以覆盖间隙填充绝缘层131_1的侧表面和底表面。阻挡层131_2可以具有基本均匀的厚度。阻挡层131_2可以包括例如SiOC、SiN或多晶硅。
第二隔离结构132'可以穿透第一隔离结构131'的间隙填充绝缘层131_1和阻挡层131_2，并且可以与器件隔离层107接触。
参考图3B，半导体器件100b可以具有与图1中的示例不同的栅隔离结构130b的结构。
栅隔离结构130b可以包括第一隔离结构131”和第二隔离结构132”。
每个第二隔离结构132”在Y方向上的宽度可以大于第一隔离结构131”在Y方向上的宽度。该配置可能是因为第二隔离结构132”可以通过在形成第一隔离结构131”之后执行的蚀刻工艺来形成。
参考图3C，半导体器件100c可以具有与图1中的示例不同的栅隔离结构130c的结构。
栅隔离结构130c可以包括第一隔离结构131”’和第二隔离结构132”’。
与图1中的第二隔离结构132相比，每个第二隔离结构132”'可以在X方向上具有相同的宽度，并且在X方向上可以错位或者可以具有相对较大的宽度。
返回图1至图2D，公共接触插塞171可以具有第一至第三部分171_1、171_2和171_3，并且第二部分171_2在X方向上的宽度可以比第一部分171_1在X方向上的宽度或第三部分171_3在X方向上的宽度窄。在一些示例实施例中，第一部分171_1的第一宽度t1可以小于第二部分171_2的第二宽度t2(参见例如图2A和图2B)。第一宽度t1和第二宽度t2可以被定义为每个组件的最大宽度或平均宽度。
返回图3C，第二隔离结构132”'可以与第二部分171_2接触。在平面上，第二部分171_2可以具有向内弯曲的形状，如图3C中所示。该配置可能是因为公共接触插塞171可以是自对齐接触部，其可以通过具有相对较大宽度的第二隔离结构132'”错位或自对齐。
图4是示出了根据一些示例实施例的半导体器件的平面图。
参考图4，半导体器件100d可以具有与图1中的示例不同的接触插塞170d的结构。
接触插塞170d可以包括公共接触插塞171'和单个接触插塞172'。
与图1不同，公共接触插塞171'可以设置在与栅隔离结构130间隔开的第五栅结构160e与由栅隔离结构130隔离的第一栅结构160a和第二栅结构160b之间。
公共接触插塞171'可以包括与第一栅结构160a相邻的第一部分171'_1、与栅隔离结构130相邻的第二部分171'_2、以及与第二栅结构160b相邻的第三部分171'_3。第二部分171'_2在X方向上的宽度可以大于第一部分171'_1在X方向上的宽度和/或第三部分171'_3在X方向上的宽度。在一些示例实施例中，在平面上，第二部分171'_2可以具有朝向第二隔离结构132弯曲的向上弯曲形状。然而，在一些示例实施例中，第二部分171'_2可以不具有朝向第五栅结构160e弯曲的向上弯曲形状。第一至第三部分171'_1、171'_2和171'_3的侧表面可以沿第五栅结构160e的侧表面以直线延伸。
图5是示出了根据一些示例实施例的半导体器件的截面图。
参考图5，半导体器件100e可以具有与图1至图2D中的半导体器件100的栅隔离结构不同的栅隔离结构130e。
栅隔离结构130e的下表面可以设置在比层间绝缘层190的下表面的高度低的高度上。
栅隔离结构130e可以包括第一隔离结构131e和第二隔离结构132e，并且第二隔离结构132e的下表面可以设置在比第一隔离结构131e的下表面低的高度上。该配置可能是因为在用于形成孔型第二隔离结构132e的蚀刻工艺中形成具有相对较深的深度的开口。因此，第二隔离结构132e的下端的侧表面和底表面可以被器件隔离层107围绕。
图6是示出了根据一些示例实施例的半导体器件的截面图。
参考图6，半导体器件100f可以具有与图1至图2D中的半导体器件100中的结构不同的第二隔离结构132f的结构。
第二隔离结构132f可以具有倾斜的侧表面，该倾斜的侧表面的宽度可以根据纵横比在朝向衬底101的方向上减小。在这种情况下，第二隔离结构132f的宽度可以从在Y方向上彼此相邻的栅结构(例如，第一栅结构160a和第二栅结构160b)的上部朝向衬底101减小。在一些示例实施例中，穿透封盖层166的部分的侧表面的斜率可以与穿透栅电极165的部分的侧表面的斜率不同。
图7至图18B是示出了根据一些示例实施例的按顺序制造半导体器件的方法的过程的图。
图7、图11、图13、图15和图17是示出了根据一些示例实施例的制造半导体器件的方法的平面图。图8A、图9A、图10A和图12A是示出了沿图7和图11中的线I-I’截取的区域的截面图。图8B、图10B、图12B、图14A、图16A和图18A是示出了沿图7、图11、图13、图15和图17中的线II-II’截取的区域的截面图。图8C、图10C、图12C、图14B、图16B和图18B是示出了沿图7和图11、图13、图15和图17中的线III-III’截取的区域的截面图。图8D、图9B、图10D、图14C和图16C是示出了沿图7、图13和图15中的线IV-IV'截取的区域的截面图。
参考图7、图8A、图8B、图8C和图8D，可以在衬底101上形成有源结构105、111和140，可以形成与有源结构105、111和140相交的牺牲栅结构SG，以及可以在牺牲栅结构SG的两个侧壁上形成间隔物结构164。
有源结构105、111和140可以通过以下方式来形成：形成交替地堆叠在衬底101上的牺牲层111和沟道层140，并且通过蚀刻牺牲层111、沟道层140和衬底101中的至少一部分来形成限定有源区105的沟槽。有源结构105、111和140可以包括有源区105、以及交替地堆叠在有源区105上的牺牲层111和沟道层140。
牺牲层111和沟道层140可以通过外延生长工艺来形成。牺牲层111可以通过后续工艺被图2A中所示的栅介电层162和栅电极165代替。牺牲层111可以由相对于沟道层140具有蚀刻选择性的材料来形成。牺牲层111和沟道层140可以包括例如包括硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种的半导体材料，并且可以包括不同的材料。牺牲层111可以包括例如硅锗(SiGe)，并且沟道层140可以包括硅(Si)。在一些示例实施例中，三个沟道层140可以以基本相同的厚度堆叠，但示例实施例不限于此，并且在一些示例实施例中，沟道层的数量和沟道层的厚度可以在示例实施例中变化。
有源区105可以是由沟槽限定的区域。有源区105可以是通过去除衬底101的一部分而形成为从衬底101的上表面突出的区域。有源区105可以具有在与衬底101垂直的Z方向上从衬底101突出的形状，并且可以由与衬底101的材料相同的材料形成。有源区105可以形成为沿一个方向(即，例如X方向)延伸的线形，并且可以在Y方向上彼此间隔开。
在一些示例实施例中，有源结构105、111和140可以包括在Y方向上彼此间隔开的第一有源结构和第二有源结构。第一有源结构可以包括第一有源区105a、交替地堆叠在第一有源区105a上的第一牺牲层和第一沟道层，并且第二有源结构可以包括第二有源区105b、以及交替地堆叠在第二有源区105b上的第二牺牲层和第二沟道层。第一有源区105a和第二有源区105b可以具有不同的导电类型。第一沟道层和第二沟道层可以具有不同的导电类型。第一有源区105a和第一沟道层可以具有相同的导电类型，并且第二有源区105b和第二沟道层也可以具有相同的导电类型。在一些示例实施例中，第一有源区105a可以是N型导电性，并且第二有源区105b可以是P型导电性。
器件隔离层107可以通过以下方式来形成：用绝缘材料填充部分地去除衬底101的区域，并且去除绝缘材料的一部分以使有源区105突出。器件隔离层107可以形成为覆盖有源区105的侧表面的一部分。器件隔离层107的上表面可以形成在比有源区105的上表面的高度低的高度上。器件隔离层107可以包括氧化硅。
此后，可以形成与有源结构105、111和140相交并且彼此平行的牺牲栅结构SG。牺牲栅结构SG中的每一个可以具有沿一个方向(即，例如Y方向)延伸的线形。牺牲栅结构SG可以是通过后续工艺在沟道层140上设置栅介电层162和栅电极165(如图2A中所示)的区域中形成的牺牲结构。牺牲栅结构SG可以包括牺牲栅层SGL和牺牲栅封盖层SGC。牺牲栅层SGL可以由例如多晶硅形成，并且牺牲栅封盖层SGC可以由氮化硅层形成。
在一些示例实施例中，牺牲栅结构SG中的每一个还可以包括设置在牺牲栅层SGL下方的牺牲栅绝缘层。牺牲栅绝缘层可以由相对于牺牲栅层SGL具有蚀刻选择性的材料形成，并且可以是例如热氧化物、氧化硅和氮化硅之一。
此后，可以在牺牲栅结构SG的两个侧壁上形成间隔物结构164。间隔物结构164可以与牺牲栅绝缘层SGI的侧表面接触。间隔物结构164可以通过以下方式来形成：沿牺牲栅结构SG和有源结构105、111和140的上表面和侧表面形成具有均匀厚度的膜，并执行各向异性蚀刻。间隔物结构164可以包括绝缘材料，例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
参考图9A和图9B，可以通过使用牺牲栅结构SG和间隔物结构164作为蚀刻掩模蚀刻牺牲层111和沟道层140的一部分来暴露有源区105，并且可以形成设置在暴露的有源区105上的源/漏区150。
通过在牺牲栅结构SG之间去除暴露的牺牲层111和沟道层140，可以形成凹陷部分并且可以暴露有源区105。可以通过形成较深的凹陷部分来使衬底101的一部分凹陷，但示例实施例不限于此，并且可以形成凹陷部分以暴露衬底101的上表面而不去除衬底101。
在该过程中，还可以从牺牲层111的被凹陷部分暴露的侧表面去除一部分。可以通过例如湿法蚀刻工艺相对于沟道层140选择性地蚀刻由凹陷部分暴露的牺牲层，来从侧表面沿X方向部分地去除由凹陷部分暴露的牺牲层。此后，可以在去除了牺牲层111的侧表面的一部分的区域中形成内间隔物层。内间隔物层可以包括SiN、SiCN、SiOCN、SiBCN和SiBN中的至少一种。内间隔物层可以由与间隔物结构164的材料相同的材料形成，但示例实施例不限于此。然而，在一些示例实施例中，可以不执行去除牺牲层111的一部分并形成内间隔物层的过程。
源/漏区150可以在牺牲栅结构SG和间隔物结构164的至少一侧处形成在有源区105上。
可以通过在凹陷部分中执行外延生长工艺来形成源/漏区150。源/漏区150可以通过例如原位掺杂来包括杂质。
参考图10A、图10B、图10C和图10D，可以顺序地形成绝缘衬层191和层间绝缘层190，并且可以执行平坦化工艺直到暴露牺牲栅层SGL为止。
绝缘衬层191可以覆盖牺牲栅结构SG、间隔物结构164、源/漏区150和器件隔离层107。层间绝缘层190可以覆盖绝缘衬层191。层间绝缘层190可以由氧化硅或低介电材料形成，并且绝缘衬层191可以由与层间绝缘层190的材料不同的材料形成，例如氮化硅或氮化硅基绝缘材料。可以通过平坦化工艺去除间隔物结构164和牺牲栅封盖层SGC的一部分。
参考图11、图12A、图12B和图12C，可以去除牺牲层111和牺牲栅结构SG，并且可以形成栅介电层162、栅电极165和封盖层166。
可以相对于间隔物结构164、层间绝缘层190和沟道层140选择性地去除牺牲层111和牺牲栅结构SG。首先，可以通过去除牺牲栅结构SG来形成上间隙区，并且可以通过去除通过上间隙区暴露的牺牲层111来形成下间隙区。例如，当牺牲层111包括硅锗(SiGe)并且沟道层140包括硅(Si)时，可以通过使用过乙酸作为蚀刻剂执行湿法蚀刻工艺来选择性地去除牺牲层111。
栅介电层162和栅电极165可以顺序地形成在上间隙区和下间隙区中。栅介电层162可以形成为共形地覆盖上间隙区和下间隙区的内表面。可以通过完全填充上间隙区和下间隙区来形成栅电极165。
可以通过从栅电极165的上部和间隔物结构164的上部部分地蚀刻预定深度来降低上表面的高度，将绝缘材料填充在当降低上表面时形成的空间中，并且可以执行平坦化工艺，从而形成封盖层166。可以执行平坦化工艺使得可以暴露层间绝缘层190的上表面，但在示例实施例中，可以使层间绝缘层190的上表面的一部分凹陷。封盖层166可以由氮化硅或氮化硅基绝缘材料形成。
参考图13、图14A、图14B和图14C，可以使用掩模M1和M2来形成第一开口OP1。
可以使用包括沿X方向延伸的线型开口的掩模M1和M2作为蚀刻掩模来形成穿透栅结构160和层间绝缘层190的第一开口OP1。在一些示例实施例中，第一开口OP1可以凹陷到器件隔离层107的一部分中，并且可以暴露器件隔离层107。可以形成通过第一开口OP1彼此电隔离且物理间隔开的第一栅结构160a和第二栅结构160b。可以形成通过第一开口OP1彼此电隔离且物理间隔开的第三栅结构160c和第四栅结构160d。在一些示例实施例中，第一开口OP1可以形成在Y方向上彼此相对的两对栅结构160，或者备选地，第一开口OP1可以形成在Y方向上彼此相对的一对或三对或更多对栅结构160。
通过形成具有线形的第一开口OP1，可以确保在Y方向上相对的栅结构之间的电隔离，从而提供具有改善的电特性的半导体器件。
参考图15、图16A、图16B和图16C，可以形成第一隔离结构131。
可以沉积绝缘材料以覆盖第一开口OP1和第二掩模层M2的上表面，并且可以通过执行平坦化工艺来去除第二掩模层M2和绝缘材料的一部分，从而形成填充第一开口OP1的第一隔离结构131。绝缘材料可以包括例如氧化硅。
参考图17、图18A和图18B，可以形成第二隔离结构132。
可以在第一栅结构160a和第二栅结构160b之间以及第三栅结构160c和第四栅结构160d之间形成穿透第一隔离结构131的孔型第二开口，可以在孔型第二开口中沉积绝缘材料，可以执行平坦化工艺，从而形成第二隔离结构132。绝缘材料可以包括例如氮化硅。
此后，一起参考图1至图2D，可以形成暴露源/漏区150的接触孔，并且用导电材料填充接触孔，从而形成接触插塞170。在该过程中，通过单独的在前工艺形成具有不同材料的第一隔离结构131和第二隔离结构132，可以防止公共接触插塞171的电缺陷。使用具有线型的氧化物基第一隔离结构131，可以确保在Y方向上彼此相对的栅结构的电隔离，并且可以降低形成用于形成公共接触插塞171的接触孔的难度。当使用具有孔型的氮化物基第二隔离结构132形成接触孔时，可以防止诸如由于栅结构160的栅电极165的暴露而引起的漏电流之类的缺陷，并且接触孔可以自对齐。因此，可以提供具有改善的电特性的半导体器件。
根据前述示例实施例，通过形成线型第一隔离结构和孔型第二隔离结构，可以提供在高度集成的半导体器件中具有改善的电特性的半导体器件。具体地，可以使用第一隔离结构获得彼此相对的栅电极之间的电隔离，并且可以使用第二隔离结构防止公共接触插塞之间的电隔离。
虽然以上已经示出并描述了示例实施例，但本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
有源区，沿第一水平方向延伸并且在衬底上彼此平行地设置；
多个栅结构，沿第二水平方向延伸并且在所述衬底上与所述有源区相交，所述多个栅结构分别包括栅电极；
所述有源区上在所述多个栅结构的至少一侧的源/漏区；以及
栅隔离结构，隔离所述多个栅结构中的在所述第二水平方向上彼此相对的栅结构，所述栅隔离结构在所述有源区之间的区域上将所述栅结构彼此隔离，
其中，在所述第二水平方向上彼此相对的栅结构包括第一栅结构、在所述第二水平方向上与所述第一栅结构相对的第二栅结构、与所述第一栅结构平行地延伸的第三栅结构、以及在所述第二水平方向上与所述第三栅结构相对且与所述第二栅结构平行地延伸的第四栅结构，
其中，所述栅隔离结构包括：
线型的第一隔离结构，沿所述第一水平方向延伸；以及
孔型的第二隔离结构，在所述第一栅结构和所述第二栅结构之间以及所述第三栅结构和所述第四栅结构之间穿透所述第一隔离结构。
2.根据权利要求1所述的半导体器件，其中，所述第二隔离结构包括将所述第一栅结构和所述第二栅结构的栅电极彼此物理隔离的第一竖直柱、以及将所述第三栅结构和所述第四栅结构的栅电极彼此物理隔离的第二竖直柱。
3.根据权利要求2所述的半导体器件，其中，所述第一竖直柱在所述第二水平方向上与所述第一栅结构和所述第二栅结构完全重叠，并且所述第二竖直柱在所述第二水平方向上与所述第三栅结构和所述第四栅结构完全重叠。
4.根据权利要求1所述的半导体器件，其中，每一个所述第二隔离结构在所述第一水平方向上的宽度比所述栅结构中的每一个栅结构在所述第一水平方向上的宽度窄并比对应栅电极在所述第一水平方向上的宽度大。
5.根据权利要求1所述的半导体器件，还包括：
层间绝缘层，在所述衬底上覆盖所述源/漏区并且覆盖所述栅结构的侧表面，
其中，所述第一隔离结构的材料包括与所述层间绝缘层的材料相同的材料。
6.根据权利要求1所述的半导体器件，
其中，所述第一隔离结构包括氧化硅，以及
其中，所述第二隔离结构包括氮化硅。
7.根据权利要求1所述的半导体器件，其中，所述第一隔离结构包括间隙填充绝缘层、以及覆盖所述间隙填充绝缘层的侧表面和底表面的阻挡层。
8.根据权利要求1所述的半导体器件，还包括：
接触插塞，连接到所述源/漏区，
其中，所述有源区包括彼此相邻的第一有源区和第二有源区，
其中，所述源/漏区包括所述第一有源区上的第一源/漏区和所述第二有源区上的第二源/漏区，以及
其中，所述接触插塞包括与所述第一源/漏区和所述第二源/漏区连接的公共接触插塞。
9.根据权利要求8所述的半导体器件，
其中，所述公共接触插塞包括所述第一栅结构和所述第三栅结构之间的第一部分、所述第二隔离结构之间的第二部分、以及所述第二栅结构和所述第四栅结构之间的第三部分，以及
其中，所述第二部分在所述第一水平方向上的宽度大于所述第一部分在所述第一水平方向上的宽度或所述第三部分在所述第一水平方向上的宽度。
10.根据权利要求9所述的半导体器件，其中，所述第二部分具有在平面上朝向所述第二隔离结构弯曲的向外弯曲形状。
11.根据权利要求8所述的半导体器件，
其中，所述公共接触插塞包括所述第一栅结构和所述第三栅结构之间的第一部分、所述第二隔离结构之间的第二部分、以及所述第二栅结构和所述第四栅结构之间的第三部分，以及
其中，所述第二部分在所述第一水平方向上的宽度小于所述第一部分在所述第一水平方向上的宽度或所述第三部分在所述第一水平方向上的宽度。
12.根据权利要求11所述的半导体器件，其中，所述第二部分具有朝向所述第二隔离结构弯曲的向内弯曲形状。
13.根据权利要求1所述的半导体器件，其中，所述栅隔离结构的下表面在比所述栅结构中的每一个栅结构的下表面的高度低的高度处。
14.根据权利要求13所述的半导体器件，其中，每一个所述第二隔离结构的下表面在比所述第一隔离结构的下表面的高度低的高度上。
15.一种半导体器件，包括：
有源区，沿第一水平方向延伸并且在衬底上彼此平行地设置；
多个栅结构，在所述衬底上与所述有源区相交，所述多个栅结构沿第二水平方向延伸，并且包括栅电极；
所述有源区上在所述多个栅结构的至少一侧的源/漏区；
层间绝缘层，在所述衬底上覆盖所述源/漏区并且覆盖所述多个栅结构的侧表面；
接触插塞，穿透所述层间绝缘层并且连接到所述源/漏区；以及
栅隔离结构，设置在所述有源区之间并且隔离所述多个栅结构中的在所述第二水平方向上彼此相对的栅结构，所述栅隔离结构将彼此相对的栅结构彼此隔离，
其中，彼此相对的栅结构包括第一栅结构、在所述第二水平方向上与所述第一栅结构相对的第二栅结构、与所述第一栅结构平行地延伸的第三栅结构、以及在所述第二水平方向上与所述第三栅结构相对且与所述第二栅结构平行地延伸的第四栅结构，以及
其中，所述栅隔离结构包括：
线型的第一隔离结构，沿所述第一水平方向延伸；以及
孔型的第二隔离结构，在所述第一栅结构和所述第二栅结构之间以及所述第三栅结构和所述第四栅结构之间穿透所述第一隔离结构，
其中，所述接触插塞中的公共接触插塞包括所述第一栅结构和所述第三栅结构之间的第一部分、所述第二隔离结构之间的第二部分、以及所述第二栅结构和所述第四栅结构之间的第三部分，
其中，所述第一部分和所述第三部分中的每一个连接到所述源/漏区，以及
其中，所述第二部分在所述第一水平方向上的宽度大于所述第一部分在所述第一水平方向上的宽度或所述第三部分在所述第一水平方向上的宽度。
16.根据权利要求15所述的半导体器件，
其中，所述第二部分穿透所述第一隔离结构，以及
其中，所述第二部分的侧表面的至少一部分与所述第二隔离结构接触。
17.根据权利要求15所述的半导体器件，其中，所述第一部分和所述第三部分的下表面在比所述第二部分的下表面的高度高的高度上。
18.根据权利要求15所述的半导体器件，
其中，所述第一隔离结构包括：
间隙填充绝缘层，包括氧化硅；以及
阻挡层，包括碳酸硅、氮化硅和多晶硅中的至少一种，并且覆盖所述间隙填充绝缘层的侧表面和底表面，以及
其中，所述第二隔离结构包括氮化硅。
19.一种半导体器件，包括：
有源区，沿第一水平方向延伸并且在衬底上彼此平行地设置；
第一栅结构和第二栅结构，在第二水平方向上彼此间隔开并且在所述衬底上与所述有源区相交，所述第一栅结构和所述第二栅结构中的每一个包括栅电极和在所述第二水平方向上沿所述栅电极的两侧延伸的间隔物结构；以及
所述有源区之间的栅隔离结构，所述栅隔离结构将所述第一栅结构和所述第二栅结构彼此隔离，
其中，所述栅隔离结构包括：
线型的第一隔离结构，沿所述第一水平方向延伸；以及
孔型的第二隔离结构，在所述第一栅结构和所述第二栅结构之间穿透所述第一隔离结构，
其中，所述第一隔离结构包括与所述第二隔离结构的材料不同的材料，以及
其中，所述第二隔离结构在所述第一水平方向上的宽度比所述第一栅结构和所述第二栅结构中的每一个在所述第一水平方向上的宽度窄。
20.根据权利要求19所述的半导体器件，其中，所述第二隔离结构在所述第一水平方向上的宽度大于所述栅电极的宽度并且小于所述栅电极的宽度与设置在所述栅电极的两侧的间隔物结构在所述第一水平方向上的宽度之和。
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