CN113948449A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：衬底，包括在第一方向上延伸并且在第一方向上彼此分隔开的第一有源区和第二有源区；器件隔离层，在衬底中处于第一有源区和第二有源区之间；以及第一栅结构和第二栅结构，在衬底上在第二方向上延伸，同时分别与第一有源区和第二有源区的端部相交。第一栅结构包括第一栅电极。第二栅结构包括第二栅电极。与第二栅结构相比，第一栅结构在第一方向上朝着器件隔离层突出得更多，并且第一栅电极的下端位于比第二栅电极的下端低的高度水平上。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年7月17日在韩国知识产权局递交的韩国专利申请No.10-2020-0088637的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开涉及半导体器件。
背景技术
随着对半导体器件的高性能、高速、多功能性等的需求增加，半导体器件的集成度不断增加。在对应于半导体器件的高集成度的趋势制造具有精细图案的半导体器件时，可以实现具有精细宽度或精细间距的图案。此外，为了克服由于平面金属氧化物半导体FET(MOSFET)的尺寸的减小而引起的操作特性的限制，正在努力开发包括具有三维沟道的FinFET的半导体器件。
发明内容
本发明构思的一个方面旨在提供具有改善的可靠性的半导体器件。
根据一些示例实施例，一种半导体器件可以包括：衬底，包括在第一方向上延伸并且在第一方向上彼此分隔开的第一有源区和第二有源区。半导体器件可以包括：器件隔离层，在衬底的处于第一有源区和第二有源区之间的沟槽区中，并且包括衬层和隔离绝缘层，衬层在至少部分地限定沟槽区的内壁和隔离绝缘层之间。半导体器件可以包括：多个沟道层，分别在第一有源区和第二有源区上，并且在垂直于第一方向的竖直方向上彼此分隔开。半导体器件可以包括：栅结构，在衬底上在第二方向上延伸，并且与第一有源区和第二有源区以及多个沟道层相交。栅结构中的每一个可以包括围绕多个沟道层的栅电极。第二方向可以与第一方向不同。第一方向和第二方向都可以平行于衬底的上表面。半导体器件可以包括：源/漏区，在第一有源区和第二有源区上位于栅结构中的每一个的至少一侧，并且接触多个沟道层。半导体器件可以包括连接到源/漏区的接触插塞。栅结构可以包括第一栅结构和第二栅结构，第一栅结构和第二栅结构分别与第一有源区和第二有源区的接触器件隔离层的端部相交，第一栅结构包括第一栅电极，第二栅结构包括第二栅电极。第一栅结构和第二栅结构可以具有相对于器件隔离层的非对称布置，以使第一栅结构和第二栅结构在第一方向上相对于彼此不具有反射对称性。
根据一些示例实施例，一种半导体器件可以包括：衬底，包括在第一方向上延伸并且在第一方向上彼此分隔开的第一有源区和第二有源区；器件隔离层，在衬底中处于第一有源区和第二有源区之间；以及，第一栅结构和第二栅结构，在衬底上在第二方向上延伸，同时分别与第一有源区和第二有源区的端部相交。第一栅结构可以包括第一栅电极。第二栅结构可以包括第二栅电极。第二方向可以与第一方向不同。第一方向和第二方向都可以平行于衬底的上表面。与第二栅结构相比，第一栅结构可以在第一方向上朝着器件隔离层突出得更多，并且第一栅电极的下端可以位于比第二栅电极的下端低的高度水平上。
根据一些示例实施例，一种半导体器件可以包括：衬底，包括在第一方向上延伸并且在第一方向上彼此分隔开的第一有源区和第二有源区；器件隔离层，在衬底中处于第一有源区和第二有源区之间，器件隔离层包括顺序堆叠的衬层和隔离绝缘层；栅结构，在衬底上在第二方向上延伸并且与第一有源区和第二有源区相交；以及，源/漏区，在第一有源区和第二有源区上位于栅结构中的每一个的至少一侧。栅结构可以包括：第一栅结构，与第一有源区的接触器件隔离层的端部相交，并且包括第一栅电极；第二栅结构，与第二有源区的接触器件隔离层的端部相交，并且包括第二栅电极；以及，第三栅结构，与器件隔离层分隔开，并且包括第三栅电极。第一栅结构可以具有与第二栅结构和第三栅结构的形状不同的形状，并且第二栅电极在第一方向上的宽度可以不同于第三栅电极在第一方向上的宽度。
附图说明
通过结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，在附图中：
图1是示出了根据一些示例实施例的半导体器件的平面图。
图2A和图2B是示出了根据一些示例实施例的半导体器件的截面图。
图3是示出了根据一些示例实施例的半导体器件的一部分的局部放大图。
图4A和图4B是示出了根据一些示例实施例的半导体器件的平面图和截面图。
图5和图6是示出了根据一些示例实施例的半导体器件的截面图。
图7A和图7B是示出了根据一些示例实施例的半导体器件的截面图。
图8A和图8B是示出了根据一些示例实施例的半导体器件的平面图和截面图。
图9A、图9B、图9C、图9D、图9E、图9F、图9G和图9H是用于说明根据一些示例实施例的制造半导体器件的方法的工艺序列的图。
具体实施方式
在下文中，将参考附图来描述本公开的示例实施例。
将理解的是，可以被称为相对于其他元件和/或其性质(例如，结构、表面、方向等)“垂直”、“平行”、“共面”等的元件和/或其性质(例如，结构、表面、方向等)可以是相对于其他元件和/或其性质“垂直”、“平行”、“共面”等，或者可以是相对于其他元件和/或其性质“实质上垂直”、“实质上平行”、“实质上共面”等。
元件和/或其性质(例如，结构、表面、方向等)相对于其他元件和/或其性质“实质上垂直”将被理解为：在制造公差和/或材料公差内相对于其他元件和/或其性质“垂直”，和/或与相对于其他元件和/或其性质“垂直”在量值和/或角度上的偏差等于或小于10％(例如，±10％的公差)。
元件和/或其性质(例如，结构、表面、方向等)相对于其他元件和/或其性质“实质上平行”将被理解为：在制造公差和/或材料公差内相对于其他元件和/或其性质“平行”，和/或与相对于其他元件和/或其性质“平行”在量值和/或角度上的偏差等于或小于10％(例如，±10％的公差)。
元件和/或其性质(例如，结构、表面、方向等)相对于其他元件和/或其性质“实质上共面”将被理解为：在制造公差和/或材料公差内相对于其他元件和/或其性质“共面”，和/或与相对于其他元件和/或其性质“共面”在量值和/或角度上的偏差等于或小于10％(例如，±10％的公差)。
将理解的是，元件和/或其性质可以在本文中被描述为与其他元件“相同”或“相等”，并且还将理解的是，在本文中被描述为与其他元件“相同”或“相等”的元件和/或其性质可以是与其他元件和/或其性质“相同”或“相等”，或者“实质上相同”或“实质上相等”。元件和/或其性质与其他元件和/或其性质“实质上相同”或“实质上相等”将被理解为包括：在制造公差和/或材料公差内元件和/或其性质与其他元件和/或其性质相同或相等。元件和/或其性质与其他元件和/或其性质相同或实质上相同可以是：在结构上相同或实质上相同、在功能上相同或实质上相同、和/或在成分上相同或实质上相同。
将理解的是，元件和/或其性质在本文中被描述为“实质上”相同包括：元件和/或其性质与其他元件和/或其性质在量值上的相对差异等于或小于10％。此外，无论元件和/或其性质是否被“实质上”修饰，都将理解的是，这些元件和/或其性质应该被考虑为包括所述元件和/或其性质附近的制造或操作公差(例如，±10％)。
当在本说明书中结合数值使用术语“约”或“实质上”时，其意指相关联的数值包括所述数值附近的±10％的公差。当指定范围时，所述范围包括其间的所有值，例如0.1％的增量。
如本文所述，在另一元件“上”的元件可以是在该另一元件上方、下方和/或与该另一元件水平相邻。另外，在另一元件“上”的元件可以直接在该另一元件上以使这些元件彼此直接接触，或者可以间接地在该另一元件上以使这些元件彼此分隔开。
图1是示出了根据一些示例实施例的半导体器件的平面图。
图2A和图2B是示出了根据一些示例实施例的半导体器件的截面图。图2A和图2B是沿切割线I-I’和II-II’截取的图1的半导体器件的截面图。为了便于描述，图1、图2A和图2B中仅示出了半导体器件的主要组件。
图3是示出了根据一些示例实施例的半导体器件的一部分的局部放大图。图3是示出了图2A的部分“A”的放大图。
参考图1至图3，半导体器件100可以包括：衬底101；第一有源区105A和第二有源区105B，在衬底101上(例如，包括直接在衬底101的上表面上)；沟道结构140，包括被布置为分别垂直于第一有源区105A和第二有源区105B并且彼此分隔开的多个沟道层141、142和143；栅结构160，与第一有源区105A和第二有源区105B相交并且在某一方向(例如，Y方向，在本文中也被称为第二方向)上延伸；源/漏区150，接触多个沟道层141、142和143；以及，接触插塞180，连接到源/漏区150。半导体器件100还可以包括：包括器件隔离层110的器件隔离区IR、内间隔物层130和层间绝缘层190。栅结构160可以分别包括栅介电层162、栅电极165、栅间隔物层164和栅封盖层166。
将理解的是，本文中描述为彼此“分隔开”的元件可以可互换地被称为隔离以防止彼此直接接触(例如，通过一个或多个插入结构和/或空间)。
如至少图1至图2A中所示，在半导体器件100中，第一有源区105A和第二有源区105B可以各自在第一方向(例如，X方向)上延伸，例如以使第一有源区105A和第二有源区105B中的每一个在第一方向(例如，X方向)上的长度大于第一有源区105A和第二有源区105B在第二方向(例如，Y方向)上的长度。第一方向(例如，X方向)和第二方向(例如，Y方向)均可以平行于衬底101的上表面。第一有源区105A和第二有源区105B可以在相同的第一方向(例如，X方向)上彼此分隔开(例如，隔离以防止彼此直接接触)。在半导体器件100中，第一有源区105A和第二有源区105B可以具有鳍结构，并且栅电极165可以设置在第一有源区105A和第二有源区105B与沟道结构140之间、在沟道结构140的多个沟道层141、142和143之间、以及在沟道结构140上。因此，半导体器件100可以包括具有多桥沟道场效应晶体管(MBCFET)结构的晶体管，其可以是全环绕栅型场效应晶体管。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族化合物半导体材料。例如，IV族半导体材料可以包括硅、锗或锗化硅。衬底101可以被提供为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。
器件隔离区IR可以在衬底101中限定第一有源区105A和第二有源区105B。器件隔离区IR可以通过例如浅沟槽隔离(STI)工艺来形成。根据一些示例实施例，器件隔离区IR还可以包括：在衬底101的下部中具有阶梯差并且更深地延伸到衬底101的下部中的区域。器件隔离区IR可以暴露第一有源区105A和第二有源区105B的上表面，并且可以部分地暴露第一有源区105A和第二有源区105B的上部。在一些示例实施例中，因为器件隔离区IR与第一有源区105A和第二有源区105B相邻，因此器件隔离区IR可以具有弯曲的上表面以具有更高的高度水平。
器件隔离区IR可以包括衬层112和隔离绝缘层114。衬层112可以沿器件隔离区IR所处的沟槽的内壁设置，并且与隔离绝缘层114相比可以具有相对较薄的厚度。衬层112可以是例如用于在形成沟槽以后固化衬底101的所暴露的表面101s的层。衬层112可以包括与隔离绝缘层114不同的绝缘材料，并且可以包括例如氮化硅或氮氧化硅。隔离绝缘层114可以堆叠在衬层112上，并且可以被设置为填充沟槽112t。沟槽可以被称为衬底101的沟槽区，以使内壁可以被理解为至少部分地限定沟槽区。在一些示例实施例中，衬底101的所暴露的表面可以限定内壁112w的至少一部分。因此，器件隔离层110可以被理解为在衬底101的沟槽区中(例如，在如至少部分地由内壁限定以及在一些示例实施例中还由所暴露的表面限定的沟槽中)处于第一有源区105A和第二有源区105B之间，其中，器件隔离层包括衬层112和隔离绝缘层114，其中，衬层112和隔离绝缘层114依次堆叠(例如，如图2A和图2B所示)，以使衬层112可以在内壁和隔离绝缘层114之间(例如，直接在它们之间并且直接与它们中的每一个接触)。隔离绝缘层114可以包括例如氧化硅。
器件隔离层110可以被称为器件隔离区IR的区域。如图1所示，器件隔离层110可以被称为器件隔离区IR中的位于第一有源区105A和第二有源区105B之间(例如，衬底101中的第一有源区105A和第二有源区105B之间)的区域。例如，器件隔离层110可以被称为在第一有源区105A和第二有源区105B延伸的方向上(例如，在X方向上)位于第一有源区105A和第二有源区105B之间的区域。器件隔离层110可以将第一有源区105A和第二有源区105B彼此电隔离。
器件隔离层110可以具有相对于沿X方向的中心的非对称布置，例如以使器件隔离层110在X方向上不具有镜像对称性(也被称为线对称性、反射对称性或镜面对称性)，和/或在X方向上的第一有源区105A和第二有源区105B之间的(例如，在X方向上在它们之间等距离的)一个位置处延伸穿过器件隔离层110的Y-Z平面CP两边不具有镜像对称性。Y-Z平面CP可以被理解为穿过器件隔离层110延伸，并且因此表示器件隔离层110沿X方向的中心。具体地，在器件隔离层110中，衬层112的两个上端部可以位于不同的高度水平。如图2A所示，例如，衬层112的与第二栅结构160B相邻的上端部(第二端部112B)所处的高度水平(例如，在Z方向上距衬底101和/或衬底101的上表面的高度距离)可以比衬层112的与第一栅结构160A相邻的上端部(第一端部112A)所处的高度水平更高。因此，衬层112的在X方向上的两个(例如，相对的)端部可以处于不同的高度水平。这个形状可以根据衬层112的上部中的第一栅结构160A和第二栅结构160B的非对称布置形成，将在下面对其进行描述。
如图3的放大图所示，第二有源区105B的与衬层112的端部接触的角可以具有圆角形。该形状可以根据例如形成衬层112的工艺形成。衬层112可以具有如下形状：使衬层112的与隔离绝缘层114接触的侧表面倾斜地延伸并连接到衬层112的上表面，以使得随着离衬层112的端部越近，衬层112的宽度越小。例如，衬层112可以具有第二端部112B中的朝着第二有源区105B倾斜的上表面。衬层112可以在接触第一有源区105A的另一侧的端部(例如，第一端部112A)中具有相似的形状，但是不限于此。例如，如图2A所示，衬层的一个端部(例如，第一端部112A或第二端部112B中的一个)具有朝着第一有源区105A或第二有源区105B倾斜的上表面。另外，如图2A和图3所示，第一有源区105A或第二有源区105B中的与衬层112的一个端部接触的至少一个有源区可以具有圆角。
第一有源区105A和第二有源区105B可以由器件隔离区IR在衬底101中限定，并且可以被设置为在第一方向上(例如，在X方向上)延伸。第一有源区105A和第二有源区105B可以被设置为并排地彼此分隔开，其中在X方向上器件隔离层110介于第一有源区105A和第二有源区105B之间。
第一有源区105A和第二有源区105B可以具有从衬底101突出的结构。根据一些示例实施例，第一有源区105A和第二有源区105B的上端可以被设置为从器件隔离层110的上表面突出到预定高度。例如，在图2B中，衬层112可以被设置为覆盖第一有源区105A的侧表面，但是衬层112的布置不限于此。例如，衬层112可以被设置为部分地暴露第一有源区105A的侧表面。此外，根据一些示例实施例，图2B所示的第一有源区105A的上端的角也可以具有圆角形。
第一有源区105A和第二有源区105B可以被形成为衬底101的一部分，或者可以包括从衬底101生长的外延层。在栅结构160的两侧，衬底101上的第一有源区105A和第二有源区105B可以部分地凹陷，并且源/漏区150可以设置在凹陷的第一有源区105A和第二有源区105B上。在一些示例实施例中，第一有源区105A和第二有源区105B可以包括杂质。
沟道结构140可以包括：在第一有源区105A和第二有源区105B上的第一沟道层至第三沟道层141、142和143，它们可以是被布置为在垂直于第一有源区105A和第二有源区105B的上表面的方向上(例如，在与第一有源区105A和第二有源区105B延伸的方向垂直的竖直方向上，例如，在Z方向上)彼此分隔开的多个(例如，两个或更多个)沟道层。如图2A和图2B所示，第一沟道层至第三沟道层141、142和143可以在竖直方向(例如，Z方向)上至少部分地(或完全)彼此重叠(在本文中也被称为在竖直方向上至少部分地彼此对准)，并且第一沟道层至第三沟道层141、142和143可以在相同的竖直方向(例如，Z方向)上隔离以防止彼此直接接触。第一沟道层至第三沟道层141、142和143可以连接到源/漏区150，并且同时可以与第一有源区105A和第二有源区105B的上表面分隔开。第一沟道层至第三沟道层141、142和143可以在Y方向上具有与第一有源区105A和第二有源区105B相同的宽度或与它们相似的宽度，并且可以在X方向上具有与栅结构160相同的宽度或与其相似的宽度。根据一些示例实施例，第一沟道层至第三沟道层141、142和143可以在X方向上具有更小的宽度，以使第一沟道层至第三沟道层141、142和143的侧表面在Z方向上处于栅结构160下方。
第一沟道层至第三沟道层141、142和143可以由半导体材料制成，并且可以包括硅(Si)、锗化硅(SiGe)或锗(Ge)中的至少一种。第一沟道层至第三沟道层141、142和143可以由例如与衬底101的材料相同的材料制成。根据一些示例实施例，第一沟道层至第三沟道层141、142和143可以包括处于与源/漏区150相邻的区域中的杂质区。构成单个沟道结构140的沟道层141、142和143的数量和形状可以在一些示例实施例中进行不同地改变。例如，根据一些示例实施例，沟道结构140还可以包括设置在第一有源区105A和第二有源区105B的上表面上的沟道层。
源/漏区150可以设置在第一有源区105A和第二有源区105B上位于沟道结构140的两侧。源/漏区150可以被设置为覆盖沟道结构140的第一沟道层至第三沟道层141、142和143中的每一个的侧表面和第一有源区105A和第二有源区105B的上表面。源/漏区150可以设置在第一有源区105A和第二有源区105B的上部部分地凹陷的区域中，但是在一些示例实施例中，是否形成凹陷以及在存在凹陷时凹陷的深度可以进行不同地改变。源/漏区150的上表面所处的高度水平可以与栅结构160的下表面的高度水平相同或与其相似，并且可以在一些示例实施例中进行不同地改变。根据一些示例实施例，源/漏区150可以彼此连接或者在Y方向上相邻的两个或更多个有源区上的源/漏区可以合并，以形成单个源/漏区150。
源/漏区150可以被形成为外延层，并且可以包括杂质。例如，源/漏区150可以是包括硅(Si)或锗化硅(SiGe)的半导体层，并且可以根据源/漏区150的区域而包括不同类型和/或浓度的杂质。
栅结构160可以设置在第一有源区105A和第二有源区105B以及沟道结构140上(例如，直接在它们上)，以与第一有源区105A和第二有源区105B以及沟道结构140相交(例如，在Z方向上重叠)并且可以在第二方向上(例如，在Y方向上)延伸。如图所示，第二方向可以与第一有源区105A和第二有源区105B延伸的第一方向(例如，X方向)不同(例如，与其垂直)，并且第一方向和第二方向(例如，X方向和Y方向)两者可以平行于衬底101和/或衬底101的上表面，并且竖直方向(例如，Z方向)可以垂直于第一方向和第二方向和/或可以垂直于衬底101和/或衬底101的上表面。可以在第一有源区105A和第二有源区105B和/或沟道结构140中形成与栅结构160的栅电极165相交的晶体管的沟道区。
栅结构160可以包括第一栅结构至第三栅结构160A、160B和160C。如图1所示，第一栅结构160A可以与第一有源区105A的与第二有源区105B相邻的端部相交(例如，在Z方向上重叠)，并且第二栅结构160B可以与第二有源区105B的与第一有源区105A相邻的端部相交(例如，在Z方向上重叠)。所述端部可以与器件隔离层110接触(例如，在第一方向或X方向上与器件隔离层110接触)。第三栅结构160C可以被设置为与第一有源区105A和第二有源区105B的端部分隔开，并且可以被设置为隔离以防止与器件隔离层110直接接触。第一栅结构至第三栅结构160A、160B和160C可以具有不同的形状。如图2A至图2B所示，第一栅结构至第三栅结构160A、160B和160C可以各自包括：栅电极165，围绕第一沟道层至第三沟道层141、142和143，例如至少在Z方向(例如，竖直方向)和Y方向(例如，第二方向)上围绕第一沟道层至第三沟道层141、142和143，如图所示。例如，如图2B所示，第三栅结构160C的栅电极165可以在Z方向和Y方向上(例如，在Y-Z平面中)围绕第一沟道层至第三沟道层141、142和143。至少如图1和图2A进一步所示，源/漏区150在第一有源区105A和第二有源区105B上处于第一栅结构160A至第三栅结构160C中的每一个的至少一侧，并且源/漏区150接触(例如，直接接触)多个沟道层(例如，第一沟道层至第三沟道层141、142和143)。
第一栅结构160A和第二栅结构160B可以具有与第一有源区105A和第二有源区105B中的每一个相交的不同宽度。例如，第一栅结构160A的栅电极165可以与第一有源区105A重叠(例如，在Z方向上重叠)在X方向上的第一长度L1，并且第二栅结构160B的栅电极165可以与第二有源区105B重叠(例如，在Z方向上重叠)在X方向上的第二长度L2，第二长度L2比第一长度L1长。第一长度L1可以在例如第一栅结构160A的栅电极165在X方向上的整个宽度的约30％至80％的范围中。第一栅结构160A可以在X方向上从第一有源区105A的端部朝着器件隔离层110突出第一距离D1，并且第二栅结构160B可以在X方向上从第二有源区105B的端部朝着器件隔离层110突出第二距离D2，第二距离D2比第一距离D1短。第一栅结构160A和第二栅结构160B可以与器件隔离层110相邻。第一栅结构160A和第二栅结构160B中的每一个的至少一部分可以与器件隔离层110接触。
如图2A所示，第一栅结构160A和第二栅结构160B可以具有相对于器件隔离层110的非对称布置，例如，以使第一栅结构160A和第二栅结构160B在X方向上不具有镜像形状，具有在X方向上相对于彼此不具有镜像对称性(也被称为线对称性、反射对称性、镜面对称性等)的形状，和/或具有在X方向上的第一有源区105A和第二有源区105B之间的(例如，在X方向上在它们之间等距离的)一个位置处延伸穿过器件隔离层110的Y-Z平面CP两边不具有镜像对称性的形状。重申，第一栅结构160A、第二栅结构160B和器件隔离层110可以总体不具有镜像对称性，例如，可以在总体的器件隔离层110和第一栅结构160A和第二栅结构160B的在X方向上的中心两边不具有镜像对称性，其中，所述中心可以由Y-Z平面CP表示。第一栅结构160A的栅电极165(例如，第一栅电极)可以在X方向(例如，第一方向)上具有第一宽度W1，并且第二栅结构160B的栅电极165(例如，第二栅电极)可以在X方向上具有第二宽度W2，在X方向上第二宽度W2比第一宽度W1窄(例如，在宽度的幅度上更小)。第二宽度W2可以比第三栅结构160C的栅电极165(例如，第三栅电极)在X方向上的第三宽度W3窄。重申，在X方向上第三宽度W3可以比第二宽度W2宽。第一宽度W1也可以比第三宽度W3窄，但是不限于此。在这种情况下，“宽度”可以被称为最大宽度。栅电极165的相对宽度之间的关系同样可以应用于第一栅结构至第三栅结构160A、160B和160C的宽度。如至少图2A所示，第一栅结构160A可以具有与第二栅结构160B和第三栅结构160C的形状不同的形状。
第一栅结构160A的栅电极165可以具有：第一区域，具有与第三栅结构160C的栅电极165的形状相似的形状；以及，第二区域，从第一栅结构160A的上部连续延伸，并且第一区域和第二区域可以被布置为在X方向上彼此相邻。如图2A所示，第一区域可以包括：在Z方向上利用第一沟道层至第三沟道层141、142和143进行隔离以防止彼此直接接触的区域，其中第一沟道层至第三沟道层141、142和143介于该区域之间，并且第二区域可以在Z方向上连续延伸。在第二区域中，第一栅结构160A的栅电极165可以具有如下形状：在第一沟道层至第三沟道层141、142和143之间的区域与在沟道结构140上或上方的区域彼此连接。在第二区域中，第一栅结构160A的栅电极165可以具有在向下或竖直方向(例如，Z方向)上朝着器件隔离层110突出的区域。与第二栅结构160B相比，第一栅结构160A可以在X方向和Z方向上朝着器件隔离层110突出得更多。因此，第一栅结构160A的栅电极165的下端可以位于第一高度水平HL1处，第一高度水平HL1比第二高度水平HL2低，第二高度水平HL2可以是第二栅结构160B的栅电极165的下端的高度水平。如本文所提到的，高度水平可以是在竖直方向(例如，Z方向)上距衬底101(例如，距衬底101的上表面)的距离。
第二栅结构160B可以具有如下形状：栅间隔物层164的一部分和栅电极165的一部分朝着器件隔离层110突出。例如，在沟道结构140的上部中，第二栅结构160B的栅电极165可以具有朝着器件隔离层110下降的倾斜下表面。
在第一栅结构160A和第二栅结构160B中，与器件隔离层110相邻的一侧的栅间隔物层164中的每一个可以沿沟道结构140的侧表面延伸，可以在向下的方向上延伸，并且可以至少部分地接触器件隔离层110。因此，第一栅结构160A和第二栅结构160B不仅可以具有相对于彼此的非对称布置，而且可以各自具有相对于X方向上的中心的非对称布置。重申，并且如至少图2A所示，第一栅结构160A可以在X方向上不具有镜像对称性(例如，两侧对称性、镜面对称性、线对称性等)，并且第二栅结构160B可以在X方向上不具有镜像对称性(例如，两侧对称性)。在第一栅结构160A和第二栅结构160B中，内间隔物层130可以不设置在栅电极165的与器件隔离层110相邻的侧表面上。
半导体器件100可以通过包括如上所述的具有不同形状的第一栅结构至第三栅结构160A、160B和160C来优化电路设计特性。例如，第一栅结构160A和第二栅结构160B与第一有源区105A和第二有源区105B重叠的宽度可以被控制为具有上述形状，以根据半导体器件100的目的控制构成半导体器件100的晶体管的特性。
栅结构160可以包括：栅电极165；栅介电层162，在栅电极165与多个沟道层141、142和143之间；栅间隔物层164，在栅电极165的侧表面上；以及，栅封盖层166，在栅电极165的上表面上。
栅介电层162可以设置在第一有源区105A和第二有源区105B与栅电极165之间、以及在沟道结构140和栅电极165之间，并且可以被设置为覆盖栅电极165的表面的至少一部分。例如，栅介电层162可以被设置为围绕栅电极165的除了栅电极165的最上面的表面以外的所有表面。栅介电层162可以在栅电极165和栅间隔物层164之间延伸，但是不限于此。栅介电层162可以包括氧化物、氮化物或高介电常数(高k)材料。高k材料可以指具有比氧化硅(SiO2)的介电常数高的介电常数的介电材料。高k材料可以包括例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)。根据一些示例实施例，栅介电层162可以被形成为多层膜。
栅电极165可以填充在第一有源区105A和第二有源区105B上的多个沟道层141、142和143之间，并且可以被设置为延伸到沟道结构140上。栅电极165可以通过栅介电层162与多个沟道层141、142和143间隔开。栅电极165可以包括导电材料，并且可包括例如金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))、和/或金属材料(例如，铝(Al)、钨(W)、钼(Mo)等)、或半导体材料(例如，掺杂的多晶硅)。栅电极165可以被形成为两个或更多个层。
栅间隔物层164可以设置在栅电极165的两个侧表面上。栅间隔物层164可以将源/漏区150与栅电极165隔离。根据一些示例实施例，栅间隔物层164可以具有多层结构。栅间隔物层164可以由氧化物、氮化物和氮氧化物制成，具体地，可以被形成为低介电常数(低k)膜。在第一栅结构160A和第二栅结构160B中，与器件隔离层110相邻的栅间隔物层164可以具有相对较长的长度，并且可以具有位于比其他栅间隔物层164的高度水平低的高度水平上的下端位置。
栅封盖层166可以设置在栅电极165上，并且栅封盖层166的下表面和侧表面可以分别被栅电极165和栅间隔物层164围绕。
内间隔物层130可以平行于栅电极165设置在沟道结构140之间。栅电极165可以通过内间隔物层130与源/漏区150稳定地间隔开，并且可以被电隔离。内间隔物层130可以具有如下形状：内间隔物层130的面对栅电极165的侧表面可以朝着栅电极165的中间凸成圆形，但是不限于此。内间隔物层130可以由氧化物、氮化物和氮氧化物制成，具体地，可以被形成为低k膜。根据一些示例实施例，可以省略内间隔物层130。
接触插塞180可以穿过层间绝缘层190以连接到源/漏区150，并且可以向源/漏区150施加电信号。接触插塞180可以具有倾斜侧表面，其下部的宽度根据长宽比而变得比上部的宽度窄，但是不限于此。例如，接触插塞180可以从半导体器件100的上部延伸到低于第三沟道层143的高度水平。例如，接触插塞180可以延伸到与第二沟道层142的上表面相对应的高度水平。在一些示例实施例中，接触插塞180可以被设置为沿源/漏区150的上表面接触源/漏区150而无需凹陷进源/漏区150。接触插塞180可以包括例如金属氮化物(例如，氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))和/或金属材料(例如，铝(Al)、钨(W)或钼(Mo)等)。在一些示例实施例中，接触插塞180还可以包括：沿外表面设置的阻挡金属层和/或设置在接触源/漏区150的区域中的金属半导体化合物层。金属半导体化合物层可以是例如金属硅化物层。
层间绝缘层190可以被设置为覆盖源/漏区150和栅结构160，以及覆盖器件隔离层110。层间绝缘层190可以包括氧化物、氮化物或氮氧化物中的至少一种，并且可以包括例如低介电常数材料。
在下文中，将省略与上面参考图1至图3描述的内容相同的描述。
图4A和图4B是示出了根据一些示例实施例的半导体器件的平面图和截面图。图4B示出了沿图4A的切割线I-I’截取的截面图。
参考图4A和图4B，在半导体器件100a中，第二栅结构160B的一端可以位于第二有源区105B的端部上。例如，示出了图1的第二距离D2实质上是零或接近零的一些示例实施例。因此，第二栅结构160B可以不在X方向上从第二有源区105B的端部朝着器件隔离层110突出。
在半导体器件100a中，第一栅结构160A可以具有与第二栅结构160B和第三栅结构160C的形状不同的形状。第二栅结构160B可以具有与第三栅结构160C相对应的结构。在这种情况下，表述“与…相对应的结构”可以指如下结构：第二栅结构160B的组件可以以与第三栅结构160C的组件相同或相似的形状布置在与第三栅结构160C的组件相对应的位置中。例如，第二栅结构160B的结构可以与第三栅结构160C的结构相似，但是在X方向上，第二栅结构160B的宽度可以比第三栅结构160C的宽度窄。在第一栅结构至第三栅结构160A、160B和160C中，栅电极165的第一宽度至第三宽度W1、W2和W3之间的关系可以与上述相同。根据一些示例实施例，第二栅结构160B可以具有与第三栅结构160C实质上相同的结构和实质上相同的尺寸。
图5和图6是示出了根据一些示例实施例的半导体器件的截面图。图5和图6示出了与图2A相对应的截面图。
参考图5，在半导体器件100b中，器件隔离层110b可以具有：第一绝缘区SR1，具有第一深度DH1；以及，第二绝缘区SR2，在第一绝缘区SR1之间，具有大于第一深度DH1的第二深度DH2。
第二绝缘区SR2可以设置在器件隔离区IR(参考图1)内的部分区域中。第二绝缘区SR2可以形成在第一绝缘区SR1之间的深沟槽区中，以根据晶体管的布置增强半导体器件100b的晶体管的部分之间的电隔离。例如，第二绝缘区SR2可以设置在PMOS和NMOS之间的区域中。
第二绝缘区SR2可以通过形成第一绝缘区SR1以后的附加的工艺形成。因此，即使当沿着第一绝缘区SR1的沟槽的侧壁设置衬层112时，衬层112也可以不设置在第二绝缘区SR2中，如图所示。重申，在器件隔离层110b中，衬层112可以仅位于第一绝缘区SR1中，而没有延伸到第二绝缘区SR2。在第一绝缘区SR1和第二绝缘区SR2之间的边界处，衬层112的端部可以具有在向上方向上突出的形状，但是不限于此。
参考图6，在半导体器件100c中，器件隔离层110c可以不包括衬层112。因此，器件隔离层110c可以被形成为单个绝缘材料层。在这种情况下，器件隔离层110c的两个端部的高度水平可以相同或相似，并且可以根据栅电极165从第一栅结构160A在向下方向上延伸的长度进行不同地改变。
因此，省略了衬层112的器件隔离层110c的结构可以应用于其他示例实施例。
图7A和图7B是示出了根据一些示例实施例的半导体器件的截面图。图7A和图7B示出了分别与图2A和图2B相对应的截面图。
在包括图7A和图7B所示的示例实施例的一些示例实施例中，与包括图1至图3所示的示例实施例的一些示例实施例不同，半导体器件100d可以不包括沟道结构140，并且栅结构160d的形状和衬层112的布置可以与上面实施例中的栅结构的形状和衬层的布置不同。在半导体器件100d中，晶体管的沟道区可以限制为具有鳍结构的第一有源区105A和第二有源区105B。根据一些示例实施例，半导体器件100d可以附加地设置在其他实施例的半导体器件的区域中。
如图7A所示，第一栅结构160Ad和第二栅结构160Bd可以具有相对于器件隔离层110的非对称布置。第一栅结构160Ad的栅电极165可以在X方向上具有第四宽度W4，并且第二栅结构160Bd的栅电极165可以在X方向上具有第五宽度W5，第五宽度W5比第四宽度W4窄。第五宽度W5可以等于或窄于第三栅结构160Cd的栅电极165的第六宽度W6。第四宽度W4可以等于或窄于第六宽度W6，但是不限于此。栅电极165的相对宽度之间的关系同样可以应用于第一栅结构至第三栅结构160Ad、160Bd和160Cd的宽度。
第一栅结构160Ad的栅电极165可以具有：第一区域，具有与第三栅结构160Cd的栅电极165的形状相似的形状；以及，第二区域，从第一栅结构160Ad的上部连续延伸，并且第一区域和第二区域可以被布置为在X方向上彼此相邻。在第二区域中，第一栅结构160Ad的栅电极165可以沿着第一有源区105A的侧表面在向下方向上延伸。在第二区域中，第一栅结构160Ad的栅电极165可以具有在向下方向上朝着器件隔离层110突出的区域。因此，第一栅结构160Ad的栅电极165的下端可以位于第一高度水平HL1上，第一高度水平HL1比第二高度水平HL2低，第二高度水平HL2可以是第二栅结构160Bd的栅电极165的下端的高度水平。在第一栅结构160Ad中，与器件隔离层110相邻的栅间隔物层164可以沿着第一有源区105A的侧表面延伸，可以在向下方向上延伸，并且可以接触器件隔离层110。因此，第一栅结构160Ad可以具有相对于X方向上的中心的非对称布置。
第二栅结构160Bd可以具有与第三栅结构160Cd相同或相似的结构。例如，第二栅结构160Bd可以仅在宽度上与第三栅结构160Cd不同。根据一些示例实施例，第二栅结构160Bd可以具有如下形状：栅间隔物层164的一部分和栅电极165的一部分朝着器件隔离层110突出。
衬层112的与第二栅结构160Bd相邻的端部可以位于在向下方向上与第二有源区105B的上表面分隔开的高度水平上。在一些示例实施例中，第一有源区105A和第二有源区105B的上部可以从包括衬层112的器件隔离层110暴露预定高度，如上所述。暴露第一有源区105A和第二有源区105B的高度可以在一些示例实施例中进行不同地改变。根据衬层112的布置，如图7B所示，栅电极165具有从第一有源区105A的上表面在向下方向上沿着第一有源区105A延伸、并且随后沿着衬层112弯曲的区域。即使在这种情况下，在器件隔离层110中，衬层112的两个上端部也可以在截面图中在X方向上位于不同高度水平上。衬层112的布置可以应用于其他实施例。
图8A和图8B是示出了根据一些示例实施例的半导体器件的平面图和截面图。图8B示出了沿图8A的切割线Ie-Ie’截取的截面图。
参考图8A和图8B，半导体器件100e可以具有第一区域R1和第二区域R2。第一区域R1和第二区域R2可以分别包括第一有源区105A和第二有源区105B、沟道结构140、源/漏区150、以及栅结构160。第一区域R1可以具有与参考图2A描述的截面结构相同的截面结构，并且可以以相同的方式应用参考图2A的描述。第二区域R2可以包括具有相对于器件隔离层110e的对称形状的第一栅结构160Ae和第二栅结构160Be，如图8B所示。
第一栅结构160Ae和第二栅结构160Be可以具有与第一有源区105A和第二有源区105B中的每一个相交的实质上相同的宽度。例如，第一栅结构160Ae和第二栅结构160Be中的每一个的栅电极165可以与第一有源区105A和第二有源区105B中的每一个在X方向上重叠第三长度L3。第三长度L3可以等于或长于第一区域R1的第一长度L1。第一栅结构160Ae和第二栅结构160Be可以分别从第一有源区105A和第二有源区105B的端部在X方向上朝着器件隔离层110e突出第三距离D3。第三距离D3可以等于或短于第一区域R1的第一距离D1。
如图8A所示，第一栅结构160Ae和第二栅结构160Be可以具有相对于器件隔离层110e的对称形状。第一栅结构160Ae的栅电极165可以在X方向上具有第七宽度W7，并且第二栅结构160Be的栅电极165可以在X方向上具有第八宽度W8，第八宽度W8可以实质上等于第七宽度W7。第七宽度W7和第八宽度W8可以比第三栅结构160C中的每一个的栅电极165的第九宽度W9窄，但是不限于此。栅电极165的相对宽度之间的关系同样可以应用于第一栅结构至第三栅结构160Ae、160Be和160C的宽度。
第一栅结构160Ae可以具有与第一区域R1中的第一栅结构160A相同或相似的结构，如上面参考图2A所述。例如，第一栅结构160Ae可以仅在宽度上与第一区域R1中的第一栅结构160A不同。第二栅结构160Be的栅电极165可以具有与第一栅结构160Ae的栅电极165对称的结构。
图9A、图9B、图9C、图9D、图9E、图9F、图9G和图9H是用于说明根据一些示例实施例的制造半导体器件的方法的工艺序列的图。图9A至图9H示出了用于制造图1至图3的半导体器件的方法的一些示例实施例，并且一起示出了与图2A和图2B相对应的截面图。
参考图9A，牺牲层120以及第一沟道层至第三沟道层141、142和143可以交替地堆叠在衬底101上。
牺牲层120可以是要通过后续工艺用栅介电层162和栅电极165(如图2A和图2B所示)进行替换的层。牺牲层120可以由分别相对于第一沟道层至第三沟道层141、142和143具有蚀刻选择性的材料制成。第一沟道层至第三沟道层141、142和143可以包括与牺牲层120的材料不同的材料。牺牲层120以及第一沟道层至第三沟道层141、142和143可以包括例如半导体材料，包括硅(Si)、锗化硅(SiGe)或锗(Ge)中的至少一种，但是可以包括不同材料，并且可以包括或可以不包括杂质。例如，牺牲层120可以包括锗化硅(SiGe)，并且第一沟道层至第三沟道层141、142和143可以包括硅(Si)。
牺牲层120以及第一沟道层至第三沟道层141、142和143可以通过对衬底101执行外延生长工艺来形成。牺牲层120以及第一沟道层至第三沟道层141、142和143中的每一个可以具有从约
Figure BDA0003145332510000201
至约100nm的厚度。与牺牲层120交替地堆叠的沟道层141、142和143的数量可以在一些示例实施例中进行不同地改变。
参考图9B，可以去除牺牲层120、第一沟道层至第三沟道层141、142和143、以及衬底101的一部分，以形成有源结构，并且可以形成器件隔离区IR。
有源结构可以包括可以彼此交替地堆叠的牺牲层120以及第一沟道层至第三沟道层141、142和143，并且还可以包括通过去除衬底101的一部分从衬底101突出的第一有源区105A和第二有源区105B。有源结构可以以在一个方向上(例如，在X方向上)延伸的线形形状形成，并且可以被布置为在Y方向上彼此分隔开。
衬层112和隔离绝缘层114可以在去除了衬底101的一部分的沟槽区中顺序堆叠。接着，可以部分地去除衬层112和隔离绝缘层114，以至少暴露第一有源区105A和第二有源区105B的上表面，以形成包括器件隔离层110的器件隔离区IR。在器件隔离区IR中，隔离绝缘层114的上表面可以至少形成在比第一有源区105A和第二有源区105B的上表面低预定深度D4的高度水平上。深度D4可以在一些示例实施例中进行不同地改变。衬层112可以从隔离绝缘层114的上表面在向上方向上突出，并且可以保留，但是不限于此。根据衬层112和隔离绝缘层114的材料、去除工艺条件等，衬层112的上表面也可以具有与隔离绝缘层114的高度水平相似的高度水平。在这个操作中，当形成衬层112时(例如，当使用氮化工艺对衬底101进行氮化以形成衬层112时)，第一有源区105A和第二有源区105B的角可以被形成为具有圆角形。
参考图9C，可以在有源结构上形成牺牲栅结构170和栅间隔物层164。
牺牲栅结构170可以是在通过后续工艺在沟道结构140上布置栅介电层162和栅电极165(如图2A和图2B所示)的区域中形成的牺牲结构。牺牲栅结构170可以包括顺序堆叠的第一牺牲栅层172和第二牺牲栅层175、以及掩模图案层176。可以使用掩模图案层176对第一牺牲栅层172和第二牺牲栅层175进行图案化。第一牺牲栅层172和第二牺牲栅层175可以分别是绝缘层和导电层，但是不限于此，并且第一牺牲栅层172和第二牺牲栅层175可以被形成为单个层。例如，第一牺牲栅层172可以包括氧化硅，并且第二牺牲栅层175可以包括多晶硅。掩模图案层176可以包括氧化硅和/或氮化硅。牺牲栅结构170可以与有源结构相交以具有在一个方向上延伸的线性形状。牺牲栅结构170可以例如在Y方向上延伸，并且可以被设置为在X方向上彼此分隔开。
栅间隔物层164可以形成在牺牲栅结构170的两个侧壁上。可以通过沿牺牲栅结构170和有源结构的上表面和侧表面形成具有均匀厚度的膜、然后执行各向异性蚀刻工艺，来制备栅间隔物层164。栅间隔物层164可以由低介电常数材料制成，并且可以包括例如SiO、SiN、SiCN、SiOC、SiON或SiOCN中的至少一种。
在这个操作中，与器件隔离层110相邻的牺牲栅结构170可以被形成为具有在器件隔离层110上的部分延伸形状，或者具有沿着有源结构的端部的部分倾斜形状。此外，牺牲栅结构170的侧壁上的栅间隔物层164可以在向下方向上延伸，以接触器件隔离层110。
参考图9D，可以去除暴露的牺牲层120以及第一沟道层至第三沟道层141、142和143，以在牺牲栅结构170之间形成凹陷区域RC。
可以通过将牺牲栅结构170和栅间隔物层164用作掩模来去除暴露的牺牲层120以及第一沟道层至第三沟道层141、142和143。因此，第一沟道层至第三沟道层141、142和143可以形成在X方向上具有有限长度的沟道结构140。根据一些示例实施例，在牺牲栅结构170下方，可以在中间方向上从牺牲层120和沟道结构140的侧表面部分地对它们进行去除，以使得牺牲层120和沟道结构140在X方向上的两个侧表面在牺牲栅结构170和栅间隔物层164下方。
在这个操作中，当形成凹陷区域RC时，可以附加地使器件隔离层110的上部凹陷到预定深度D5。深度D5可以在一些示例实施例中进行不同地改变。
参考图9E，可以在中间方向上从暴露的牺牲层120的侧表面部分地对它们进行去除，并且可以在已经去除了牺牲层120的区域中形成内间隔物层130。
可以通过例如湿蚀刻工艺相对于沟道结构140选择性地蚀刻牺牲层120，以从牺牲层120在X方向上的侧表面去除到预定深度。牺牲层120可以具有通过如上所述的横向蚀刻操作向中间凹入的侧表面。牺牲层120的侧表面的形状不限于所示出的那些。
可以通过在已经去除了牺牲层120的区域中填充绝缘材料、并且去除沉积在沟道结构140外部的绝缘材料，来制备内间隔物层130。内间隔物层130可以由与栅间隔物层164的材料相同的材料形成，但是不限于此。例如，内间隔物层130可以包括SiN、SiCN、SiOCN、SiBCN或SiBN中的至少一种。
参考图9F，在牺牲栅结构170的两侧上，可以在凹陷区域RC中形成源/漏区150。
可以通过选择性外延生长工艺在第一沟道层至第三沟道层141、142和143的侧表面上、以及在凹陷区域RC的底表面上的第一有源区105A和第二有源区105B上形成源/漏区150。源/漏区150可以通过原位掺杂工艺而包括杂质，并且可以包括具有不同掺杂元素和/或不同掺杂浓度的多个层。
参考图9G，可以形成层间绝缘层190，并且可以去除牺牲层120和牺牲栅结构170。
可以通过形成覆盖牺牲栅结构170和源/漏区150的绝缘膜、并且执行平坦化工艺，来制备层间绝缘层190。
可以相对于栅间隔物层164、层间绝缘层190和沟道结构140选择性地去除牺牲层120和牺牲栅结构170。首先，可以去除牺牲栅结构170以形成上间隙区UR，然后可以去除通过上间隙区UR暴露的牺牲层120以形成下间隙区LR。例如，当牺牲层120包括锗化硅(SiGe)并且沟道结构140包括硅(Si)时，可以通过使用过乙酸作为蚀刻剂来执行湿蚀刻工艺而选择性地去除牺牲层120。在去除期间，源/漏区150可以通过层间绝缘层190和内间隔物层130而受保护。
在这个操作中，当去除牺牲层120和牺牲栅结构170时，可以一起去除包括衬层112的器件隔离层110在第一有源区105A的角处的一部分。
参考图9H，可以在上间隙区UR和下间隙区LR中形成栅结构160。
可以形成栅介电层162，以共形地覆盖上间隙区UR和下间隙区LR的内表面。在形成栅电极165以完全填充上间隙区UR和下间隙区LR以后，可以从上间隙区UR的上部去除栅电极165的一部分以达到预定深度。可以在已经从上间隙区UR去除了栅电极165的一部分的区域中形成栅封盖层166。栅封盖层166的形状和厚度可以在一些示例实施例中进行不同地改变。因此，可以形成包括栅介电层162、栅电极165、栅间隔物层164和栅封盖层166的栅结构160。
接着，一起参考图2A和图2B，可以形成接触插塞180。
首先，可以图案化层间绝缘层190以形成接触孔，并且可以在接触孔中填充导电材料，以形成接触插塞180。接触孔的下表面可以凹陷进源/漏区150，或者可以具有沿源/漏区150的上表面的弯曲部。在一些示例实施例中，接触插塞180的形状和布置可以进行不同地改变。
可以通过包括具有如本文所述的非对称形状(例如，非对称布置)并且与介于其间的器件隔离层彼此相邻地设置的栅结构来提供具有改善的可靠性的半导体器件。
本发明构思的各种优点和效果不限于上述内容，并且可以在描述本发明构思的特定实施例的过程中被更容易地理解。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员应清楚，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
衬底，包括在第一方向上延伸并且在所述第一方向上彼此分隔开的第一有源区和第二有源区；
器件隔离层，在所述衬底的处于所述第一有源区和所述第二有源区之间的沟槽区中，并且包括衬层和隔离绝缘层，所述衬层在至少部分地限定所述沟槽区的内壁和所述隔离绝缘层之间；
多个沟道层，分别在所述第一有源区和所述第二有源区上，并且在垂直于所述第一方向的竖直方向上彼此分隔开；
栅结构，在所述衬底上在第二方向上延伸并且与所述第一有源区和所述第二有源区以及所述多个沟道层相交，所述栅结构中的每一个包括围绕所述多个沟道层的栅电极，所述第二方向与所述第一方向不同，所述第一方向和所述第二方向都平行于所述衬底的上表面；
源/漏区，在所述第一有源区和所述第二有源区上位于所述栅结构中的每一个的至少一侧，并且接触所述多个沟道层；以及
接触插塞，连接到所述源/漏区，
其中，所述栅结构包括第一栅结构和第二栅结构，所述第一栅结构和所述第二栅结构分别与所述第一有源区和所述第二有源区的接触所述器件隔离层的端部相交，所述第一栅结构包括第一栅电极，所述第二栅结构包括第二栅电极，
其中，所述第一栅结构和所述第二栅结构具有相对于所述器件隔离层的非对称布置，以使所述第一栅结构和所述第二栅结构在所述第一方向上相对于彼此不具有反射对称性。
2.根据权利要求1所述的半导体器件，其中，所述第一栅电极在所述第一方向上具有第一宽度，并且所述第二栅电极在所述第一方向上具有第二宽度，在所述第一方向上所述第二宽度比所述第一宽度窄。
3.根据权利要求2所述的半导体器件，其中，
所述栅结构还包括第三栅结构，所述第三栅结构与所述器件隔离层分隔开并且包括第三栅电极，并且
所述第三栅电极在所述第一方向上具有第三宽度，在所述第一方向上所述第三宽度比所述第二宽度宽。
4.根据权利要求1所述的半导体器件，其中，所述第一栅电极具有在所述多个沟道层之间的区域和在所述多个沟道层上的区域在所述第一方向上彼此连接的形状。
5.根据权利要求1所述的半导体器件，其中，所述第一栅电极的下端位于比所述第二栅电极的下端低的高度水平上。
6.根据权利要求1所述的半导体器件，其中，所述器件隔离层具有相对于所述器件隔离层在所述第一方向上的中心的非对称布置，以使所述器件隔离层在所述第一方向上不具有反射对称性。
7.根据权利要求1所述的半导体器件，其中，所述衬层在所述第一方向上的相对的端部位于不同的高度水平上。
8.根据权利要求7所述的半导体器件，其中，
与所述第二栅结构相比，所述第一栅结构朝着所述器件隔离层突出得更多，并且
所述衬层的接触所述第二有源区的第二端部位于比所述衬层的接触所述第一有源区的第一端部高的高度水平上。
9.根据权利要求1所述的半导体器件，其中，所述衬层的一个端部具有朝着所述第一有源区或所述第二有源区倾斜的上表面。
10.根据权利要求1所述的半导体器件，其中，所述第一有源区或所述第二有源区中的与所述衬层的一个端部接触的至少一个有源区具有圆角。
11.根据权利要求1所述的半导体器件，其中，所述器件隔离层包括具有第一深度的第一绝缘区、以及位于所述第一绝缘区之间并且具有第二深度的第二绝缘区，所述第二深度大于所述第一深度。
12.根据权利要求11所述的半导体器件，其中，在所述器件隔离层中，所述衬层仅位于所述第一绝缘区中而没有延伸到所述第二绝缘区。
13.根据权利要求1所述的半导体器件，其中，在长度为所述第一栅电极在所述第一方向上的整个宽度的约30％至约80％的区域中，所述第一栅电极与所述第一有源区重叠。
14.一种半导体器件，包括：
衬底，包括在第一方向上延伸并且在所述第一方向上彼此分隔开的第一有源区和第二有源区；
器件隔离层，在所述衬底中处于所述第一有源区和所述第二有源区之间；以及
第一栅结构和第二栅结构，在所述衬底上在第二方向上延伸，同时分别与所述第一有源区和所述第二有源区的端部相交，所述第一栅结构包括第一栅电极，所述第二栅结构包括第二栅电极，所述第二方向与所述第一方向不同，所述第一方向和所述第二方向都平行于所述衬底的上表面，
其中，与所述第二栅结构相比，所述第一栅结构在所述第一方向上朝着所述器件隔离层突出得更多，并且所述第一栅电极的下端位于比所述第二栅电极的下端低的高度水平上。
15.根据权利要求14所述的半导体器件，其中，所述第一栅结构具有相对于所述第一栅结构在所述第一方向上的中心的非对称布置，以使所述第一栅结构在所述第一方向上不具有反射对称性。
16.根据权利要求15所述的半导体器件，还包括：
多个沟道层，分别在所述第一有源区和所述第二有源区上，在垂直于所述第一方向的竖直方向上彼此分隔开，并且被所述第一栅电极和所述第二栅电极围绕，
其中，所述第一栅电极包括第一区域和第二区域，所述第一区域具有在所述竖直方向上彼此分隔开的区域，其中所述多个沟道层介于所述区域之间，所述第二区域在所述竖直方向上连续延伸，所述第一区域和所述第二区域在所述第一方向上彼此相邻。
17.根据权利要求14所述的半导体器件，其中，所述第一栅电极在所述第一方向上具有第一宽度，并且所述第二栅电极在所述第一方向上具有第二宽度，在所述第一方向上所述第二宽度比所述第一宽度窄。
18.一种半导体器件，包括：
衬底，包括在第一方向上延伸并且在所述第一方向上彼此分隔开的第一有源区和第二有源区；
器件隔离层，在所述衬底中处于所述第一有源区和所述第二有源区之间，所述器件隔离层包括顺序堆叠的衬层和隔离绝缘层；
栅结构，在所述衬底上在第二方向上延伸，并且与所述第一有源区和所述第二有源区相交；以及
源/漏区，在所述第一有源区和所述第二有源区上位于所述栅结构中的每一个的至少一侧，
其中，所述栅结构包括：
第一栅结构，与所述第一有源区的接触所述器件隔离层的端部相交，并且包括第一栅电极，
第二栅结构，与所述第二有源区的接触所述器件隔离层的端部相交，并且包括第二栅电极，以及
第三栅结构，与所述器件隔离层分隔开，并且包括第三栅电极，
其中，所述第一栅结构具有与所述第二栅结构和所述第三栅结构的形状不同的形状，并且所述第二栅电极在所述第一方向上的宽度不同于所述第三栅电极在所述第一方向上的宽度。
19.根据权利要求18所述的半导体器件，其中，所述第二栅电极在所述第一方向上具有第一宽度，并且所述第三栅电极在所述第一方向上具有第二宽度，在所述第一方向上所述第二宽度比所述第一宽度宽。
20.根据权利要求18所述的半导体器件，其中，所述第一栅结构朝着所述器件隔离层突出。
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