CN108010880A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该半导体装置包括：半导体衬底；突出于半导体衬底的一个或多个鳍片，其中每个鳍片的侧边形成有沟槽；部分地填充沟槽的第一绝缘物层，其中鳍片突出于第一绝缘物层；覆盖在鳍片上的第二绝缘物层；用于鳍片的多个伪栅极结构，该多个伪栅极结构至少包括在第一绝缘物层上的第一伪栅极结构和在第二绝缘物层上的第二伪栅极结构，第一伪栅极结构与第二伪栅极结构间隔开，第一伪栅极结构邻接鳍片的侧边缘上的第二绝缘物层的部分；在多个伪栅极结构的侧面上的间隔物；在鳍片上位于多个伪栅极结构之间的源极或漏极。本发明可以提高不同鳍片有源区之间的绝缘性。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。
背景技术
FinFET(Fin FieldEffect Transistor，鳍式场效应晶体管)器件可以提高器件的性能，降低供给电压，并且显著减小短沟道效应。但是，FinFET器件在现有的制造过程中可能会出现一些问题。例如，在NMOS(NMetalOxideSemiconductor，N型金属-氧化物-半导体)晶体管和PMOS(P MetalOxideSemiconductor，P型金属-氧化物-半导体)晶体管中，需要抬升的源极和漏极，这有利于增加沟道应力和减小接触电阻。但是在Fin(鳍片)上通过外延工艺形成的源极和漏极可能是不规整的，这将影响器件性能和均匀性。
现有技术中，在Fin有源区的边缘上形成伪栅极可以避免不规整的外延形貌问题。如图1所示，在第一鳍片10上形成有伪栅极11、12和13，在第二鳍片20上形成有伪栅极21、22和23。在伪栅极11和12之间形成有源极14，在伪栅极12和13之间形成漏极15，在伪栅极21和22之间形成源极24，在伪栅极22和23之间形成漏极25。由于第一鳍片的端部上形成了伪栅极11和13，第二鳍片的端部上形成了伪栅极21和23，因此所形成的源极和漏极都比较规整。
如图1所示，鳍片的侧边形成有沟槽，在沟槽中形成有部分填充沟槽的绝缘物层16。第一鳍片10和第二鳍片20的距离可以为沟槽的宽度W1。在现有技术中，两个鳍片之间的绝缘性比较差。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体衬底；突出于所述半导体衬底的一个或多个鳍片，其中每个鳍片的侧边形成有沟槽；部分地填充所述沟槽的第一绝缘物层，其中所述鳍片突出于所述第一绝缘物层；以及覆盖在所述鳍片上的第二绝缘物层；形成用于所述鳍片的多个伪栅极结构，所述多个伪栅极结构至少包括在所述第一绝缘物层上的第一伪栅极结构和在所述第二绝缘物层上的第二伪栅极结构，所述第一伪栅极结构与所述第二伪栅极结构间隔开，所述第一伪栅极结构邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分；在所述多个伪栅极结构的侧面上形成间隔物；蚀刻未被所述间隔物和所述伪栅极结构覆盖的所述第二绝缘物层和所述鳍片的一部分以形成凹陷；以及在所述凹陷中形成源极或漏极。
在一个实施例中，所述沟槽的宽度与所述鳍片的纵向长度的比值的范围为0.5至0.7。
在一个实施例中，所述沟槽的宽度为80nm至130nm。
在一个实施例中，在形成所述多个伪栅极结构的步骤中，所述多个伪栅极结构还包括与所述第二伪栅极结构间隔开的第三伪栅极结构，所述第一伪栅极结构与所述第三伪栅极结构分别位于所述第二伪栅极结构的两侧；其中，所述第三伪栅极结构位于所述鳍片的端部之上的所述第二绝缘物层的部分上；或者所述第三伪栅极结构位于所述第一绝缘物层上，并且邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分。
在一个实施例中，所述形成凹陷的步骤包括：所述蚀刻在所述鳍片中形成位于所述第一伪栅极结构与所述第二伪栅极结构之间的第一凹陷以及位于所述第二伪栅极结构与所述第三伪栅极结构之间的第二凹陷；在所述凹陷中形成源极或漏极的步骤包括：在所述第一凹陷中形成源极以及在所述第二凹陷中形成漏极。
在一个实施例中，所述伪栅极结构包括：位于所述第一绝缘物层上或者所述第二绝缘物层上的伪栅极，以及位于所述伪栅极上的硬掩模层。
在一个实施例中，所述多个鳍片包括被沟槽间隔开的第一鳍片和第二鳍片；在形成所述多个伪栅极结构的步骤中，所述第一伪栅极结构、所述第二伪栅极结构和所述第三伪栅极结构用于所述第一鳍片；所述多个伪栅极结构还包括用于所述第二鳍片的第四伪栅极结构、第五伪栅极结构和第六伪栅极结构，其中，所述第四伪栅极结构和所述第六伪栅极结构位于所述第五伪栅极结构的两侧。
在一个实施例中，所述第一伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第一鳍片的侧边缘上的第二绝缘物层的部分；所述第四伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第二鳍片的侧边缘上的第二绝缘物层的部分；所述第一伪栅极结构和所述第四伪栅极结构间隔开。
在一个实施例中，所述第一伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第一鳍片的侧边缘上的第二绝缘物层的部分；所述第四伪栅极结构位于所述第二鳍片的端部之上的所述第二绝缘物层的部分上；所述第一伪栅极结构和所述第四伪栅极结构间隔开。
在一个实施例中，所述方法还包括：形成层间电介质层以覆盖形成所述源极或所述漏极后的半导体结构；对所述层间电介质层进行平坦化，以露出所述硬掩模层的上表面；去除所述硬掩模层、所述伪栅极和所述第二绝缘物层的一部分以形成开口；以及在所述开口中形成栅极结构，所述栅极结构包括在所述鳍片上的栅极绝缘物层和在所述栅极绝缘物层上的栅极。
根据本发明的第二方面，提供了一种半导体装置，包括：半导体衬底；突出于所述半导体衬底的一个或多个鳍片，其中每个鳍片的侧边形成有沟槽；部分地填充所述沟槽的第一绝缘物层，其中所述鳍片突出于所述第一绝缘物层；覆盖在所述鳍片上的第二绝缘物层；用于所述鳍片的多个伪栅极结构，所述多个伪栅极结构至少包括在所述第一绝缘物层上的第一伪栅极结构和在所述第二绝缘物层上的第二伪栅极结构，所述第一伪栅极结构与所述第二伪栅极结构间隔开，所述第一伪栅极结构邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分；在所述多个伪栅极结构的侧面上的间隔物；在所述鳍片上位于所述多个伪栅极结构之间的源极或漏极。
在一个实施例中，所述沟槽的宽度与所述鳍片的纵向长度的比值的范围为0.5至0.7。
在一个实施例中，所述沟槽的宽度为80nm至130nm。
在一个实施例中，所述多个伪栅极结构还包括与所述第二伪栅极结构间隔开的第三伪栅极结构，所述第一伪栅极结构与所述第三伪栅极结构分别位于所述第二伪栅极结构的两侧；其中，所述第三伪栅极结构位于所述鳍片的端部之上的所述第二绝缘物层的部分上；或者所述第三伪栅极结构位于所述第一绝缘物层上，并且邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分。
在一个实施例中，所述伪栅极结构包括：位于所述第一绝缘物层上或者所述第二绝缘物层上的伪栅极，以及位于所述伪栅极上的硬掩模层。
在一个实施例中，所述多个鳍片包括被沟槽间隔开的第一鳍片和第二鳍片；所述多个伪栅极结构中，所述第一伪栅极结构、所述第二伪栅极结构和所述第三伪栅极结构用于所述第一鳍片；所述多个伪栅极结构还包括用于所述第二鳍片的第四伪栅极结构、第五伪栅极结构和第六伪栅极结构，其中，所述第四伪栅极结构和所述第六伪栅极结构位于所述第五伪栅极结构的两侧。
在一个实施例中，所述第一伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第一鳍片的侧边缘上的第二绝缘物层的部分；所述第四伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第二鳍片的侧边缘上的第二绝缘物层的部分；所述第一伪栅极结构和所述第四伪栅极结构间隔开。
在一个实施例中，所述第一伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第一鳍片的侧边缘上的第二绝缘物层的部分；所述第四伪栅极结构位于所述第二鳍片的端部之上的所述第二绝缘物层的部分上；所述第一伪栅极结构和所述第四伪栅极结构间隔开。
本发明可以提高不同鳍片有源区之间的绝缘性，从而可以提高不同器件之间的绝缘性，减小不同器件之间的干扰。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示意性地示出现有技术中一个实施例的半导体装置的结构的横截面示意图。
图2是示意性地示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图3是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图4是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图5是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图6是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图7是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图8是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图9是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图10是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图11是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图12是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图13是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图14是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图2是示意性地示出根据本发明一个实施例的半导体装置的制造方法的流程图。
在步骤S201，提供半导体结构，该半导体结构包括：半导体衬底；突出于半导体衬底的一个或多个鳍片，其中每个鳍片的侧边形成有沟槽；部分地填充沟槽的第一绝缘物层，其中鳍片突出于第一绝缘物层；以及覆盖在鳍片上的第二绝缘物层。在一个实施例中，沟槽的宽度与鳍片的纵向长度的比值的范围可以为0.5至0.7。。这里需要说明的是，鳍片的纵向长度是指鳍片沿着纵向延伸方向上的长度。在一个实施例中，沟槽的宽度可以为80nm至130nm，例如100nm或120nm。
在步骤S202，形成用于鳍片的多个伪栅极结构，该多个伪栅极结构至少包括在第一绝缘物层上的第一伪栅极结构和在第二绝缘物层上的第二伪栅极结构，第一伪栅极结构与第二伪栅极结构间隔开，第一伪栅极结构邻接鳍片的侧边缘上的第二绝缘物层的部分。例如，伪栅极结构可以包括：位于第一绝缘物层上或者第二绝缘物层上的伪栅极(例如多晶硅)，以及位于伪栅极上的硬掩模层(例如氮化硅)。
在步骤S203，在多个伪栅极结构的侧面上形成间隔物。
在步骤S204，蚀刻未被间隔物和伪栅极结构覆盖的第二绝缘物层和鳍片的一部分以形成凹陷。
在步骤S205，在凹陷中形成源极或漏极。
在上述实施例中，在形成半导体结构的过程中，可以制造比较宽的沟槽，而在形成伪栅极结构的过程中，可以在沟槽中的第一绝缘物层上紧邻鳍片的侧边缘形成伪栅极结构，由于沟槽比较宽，例如其宽度可以比现有的沟槽宽度大一个或两个伪栅极结构的横向尺寸，因此可以提高不同鳍片有源区之间(例如N型鳍片有源区与另一N型鳍片有源区之间、P型鳍片有源区与另一P型鳍片有源区之间、或者N型鳍片有源区与P型鳍片有源区之间)的绝缘性，从而可以提高不同器件之间的绝缘性，减小不同器件之间的干扰。
在一个实施例中，在沟槽被加宽的情况下，可以采用已有的工艺参数(例如光刻尺寸等)形成伪栅极结构，这样可以在形成鳍片边缘上的伪栅极结构的过程中，恰好可以使得该伪栅极结构形成在鳍片的外侧边缘上的第二绝缘物层上。这样可以在形成伪栅极结构的过程中不用重新设计工艺参数，简化制造过程，并且也不会增加多个器件所组成的整体器件结构的面积。
图3至图12是示意性地示出根据本发明一些实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。下面结合图3至图12详细描述一些实施例的半导体装置的制造过程。
首先，如图3所示，提供半导体结构。例如，如图3所示，该半导体结构可以包括半导体衬底(例如硅衬底)30。该半导体结构还可以包括突出于半导体衬底30的一个或多个鳍片(例如该鳍片的材料可以为硅)。例如图3示出了两个鳍片，分别为第一鳍片41和第二鳍片42。每个鳍片的侧边形成有沟槽43。该半导体结构还可以包括部分地填充沟槽43的第一绝缘物层31。其中鳍片(例如第一鳍片41和第二鳍片42)突出于第一绝缘物层31。该半导体结构还可以包括覆盖在鳍片上的第二绝缘物层32。
在一个实施例中，如图3所示，沟槽的宽度W2与鳍片的纵向长度L的比值的范围可以为0.5至0.7(例如比值可以为0.6)。
在一个实施例中，沟槽的宽度W2可以为80nm至130nm，例如100nm或120nm。
需要说明的是，图3中的虚线仅是为了清楚地图示出不同结构部分，实际结构中并不一定存在该线，其他示意图类似。
接下来，形成用于鳍片的多个伪栅极结构。可以结合图4和图5来说明。
例如，如图4所示，在半导体结构上例如通过沉积工艺形成伪栅极材料层(例如多晶硅)35，在该伪栅极材料层35上例如通过沉积工艺形成硬掩模层(例如氮化硅)36，以及在该硬掩模层36上例如通过涂覆和光刻工艺形成图案化的第一掩模层(例如光致抗蚀剂)33。然后，利用该第一掩模层33作为蚀刻阻挡层，对硬掩模层36和伪栅极材料层35执行蚀刻，然后去除第一掩模层33，从而形成图5所示的结构。
如图5所示，该多个伪栅极结构至少可以包括在第一绝缘物层31上的第一伪栅极结构401和在第二绝缘物层32上的第二伪栅极结构402。第一伪栅极结构401与第二伪栅极结构402间隔开。第一伪栅极结构401邻接鳍片的侧边缘上的第二绝缘物层的部分。例如，伪栅极结构可以包括：位于第一绝缘物层31上或者第二绝缘物层32上的伪栅极35，以及位于伪栅极35上的硬掩模层36。
在一个实施例中，如图5所示，在形成多个伪栅极结构的步骤中，该多个伪栅极结构还可以包括与第二伪栅极结构402间隔开的第三伪栅极结构403。其中该第一伪栅极结构401与该第三伪栅极结构403分别位于第二伪栅极结构402的两侧。例如，如图5所示，该第三伪栅极结构403位于鳍片(例如第一鳍片41)的端部之上的第二绝缘物层32的部分上。
在一个实施例中，多个鳍片可以包括被沟槽间隔开的第一鳍片41和第二鳍片42。在形成多个伪栅极结构的步骤中，如图5所示，第一伪栅极结构401、第二伪栅极结构402和第三伪栅极结构403用于第一鳍片41。在一个实施例中，如图5所示，多个伪栅极结构还可以包括用于第二鳍片42的第四伪栅极结构404、第五伪栅极结构405和第六伪栅极结构406。其中，第四伪栅极结构404和第六伪栅极结构406位于第五伪栅极结构405的两侧。
在一个实施例中，如图5所示，第一伪栅极结构401可以位于第一鳍片41和第二鳍片42之间的沟槽中的第一绝缘物层31上，并且邻接第一鳍片41的侧边缘上的第二绝缘物层的部分。在一个实施例中，第四伪栅极结构404可以位于第一鳍片41和第二鳍片42之间的沟槽中的第一绝缘物层31上，并且邻接第二鳍片42的侧边缘上的第二绝缘物层的部分。第一伪栅极结构401和第四伪栅极结构404间隔开。
在一个实施例中，如图5所示，第六伪栅极结构406可以位于第二鳍片42的端部(即，在第五伪栅极结构的与第四伪栅极结构所在侧相对的另一侧的第二鳍片的端部)之上的第二绝缘物层32的部分上。在另一个实施例中，第六伪栅极结构可以位于相应沟槽中的第一绝缘物层上，并且邻接第二鳍片的侧边缘上的第二绝缘物层的部分。
接下来，如图6所示，在多个伪栅极结构的侧面上形成间隔物37。
接下来，如图7所示，蚀刻未被间隔物和伪栅极结构覆盖的第二绝缘物层和鳍片的一部分以形成凹陷。例如，该蚀刻在鳍片(例如第一鳍片41)中可以形成位于第一伪栅极结构401与第二伪栅极结构402之间的第一凹陷51以及位于第二伪栅极结构402与第三伪栅极结构403之间的第二凹陷52。又例如，该蚀刻在鳍片(例如第二鳍片42)中还可以形成位于第四伪栅极结构404与第五伪栅极结构405之间的第三凹陷53以及位于第五伪栅极结构405与第六伪栅极结构406之间的第四凹陷54。
接下来，如图8所示，例如通过外延工艺在凹陷中形成源极或漏极。例如，在第一凹陷51中形成源极(可以称为第一源极)61以及在第二凹陷52中形成漏极(可以称为第一漏极)62。又例如，在第三凹陷53中形成源极(可以称为第二源极)63以及在第四凹陷54中形成漏极(可以称为第二漏极)64。
至此，提供了一个实施例的半导体装置的制造方法。在该制造过程中，可以制造比现有技术更宽的沟槽，从而在形成伪栅极结构的过程中，可以在沟槽中的第一绝缘物层上紧邻鳍片的侧边缘形成伪栅极结构。上述制造方法可以提高不同鳍片有源区之间的绝缘性，也即可以提高不同器件之间的绝缘性，减小不同器件之间的干扰。
图13是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。在另一个实施例中，如图13所示，第三伪栅极结构403也可以位于第一绝缘物层31上，并且邻接鳍片(例如第一鳍片41)的侧边缘上的第二绝缘物层的部分。在该实施例中，其他步骤与前面所述的步骤相同或相似，不同点在于图13所示的第三伪栅极结构的位置与图8所示的位置不同。
图14是示意性地示出根据本发明另一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。在另一个实施例中，如图14所示，第一伪栅极结构401可以位于第一鳍片41和第二鳍片42之间的沟槽中的第一绝缘物层31上，并且邻接第一鳍片41的侧边缘上的第二绝缘物层的部分。在另一个实施例中，第四伪栅极结构404可以位于第二鳍片42的端部之上的第二绝缘物层32的部分上。第一伪栅极结构401和第四伪栅极结构404间隔开。在该实施例中，其他步骤与前面所述的步骤相同或相似，不同点在于图14所示的第四伪栅极结构的位置与图8所示的位置不同。
在一些实施例中，半导体装置的制造方法还可以包括：如图9所示，形成层间电介质层(例如二氧化硅)71以覆盖形成源极或漏极后的半导体结构。
接下来，如图10所示，对层间电介质层71进行平坦化(例如化学机械平坦化)，以露出硬掩模层36的上表面。
接下来，如图11所示，去除硬掩模层36、伪栅极35和第二绝缘物层32的一部分以形成开口。例如图11所示的六个开口801、802、803、804、805和806。
接下来，如图12所示，在开口中形成栅极结构90。该栅极结构90可以包括在鳍片上的栅极绝缘物层901和在该栅极绝缘物层901上的栅极902。该栅极绝缘物层901的材料例如可以为二氧化硅等。该栅极902的材料例如可以为金属，诸如钨等。
至此，提供了根据本发明另一些实施例的半导体装置的制造方法。该制造方法可以将伪栅极换成实际的金属栅极等。
本发明还提供了一种半导体装置。例如如图8所示，该半导体装置可以包括半导体衬底(例如硅衬底)30。该半导体装置还可以包括突出于半导体衬底30的一个或多个鳍片(例如多个鳍片可以包括被沟槽间隔开的第一鳍片41和第二鳍片42)。其中每个鳍片的侧边形成有沟槽43。在一个实施例中，沟槽的宽度与鳍片的纵向长度的比值的范围可以为0.5至0.7(例如比值可以为0.6)。在一个实施例中，沟槽的宽度可以为80nm至130nm，例如100nm或120nm。
如图8所示，该半导体装置还可以包括部分地填充沟槽43的第一绝缘物层(例如二氧化硅)31。其中鳍片突出于第一绝缘物层31。该半导体装置还可以包括覆盖在鳍片上的第二绝缘物层(例如二氧化硅)32。
如图8所示，该半导体装置还可以包括用于鳍片的多个伪栅极结构。该多个伪栅极结构至少可以包括在第一绝缘物层31上的第一伪栅极结构401和在第二绝缘物层32上的第二伪栅极结构402。该第一伪栅极结构401与该第二伪栅极结构402间隔开。该第一伪栅极结构401邻接鳍片的侧边缘上的第二绝缘物层的部分。例如，伪栅极结构可以包括：位于第一绝缘物层31上或者第二绝缘物层32上的伪栅极35，以及位于该伪栅极35上的硬掩模层36。
在一个实施例中，该多个伪栅极结构还可以包括与第二伪栅极结构402间隔开的第三伪栅极结构403。该第一伪栅极结构401与该第三伪栅极结构403分别位于第二伪栅极结构402的两侧。在一个实施例中，如图8所示，第三伪栅极结构403可以位于鳍片的端部之上的第二绝缘物层的部分上。在另一个实施例中，如图13所示，第三伪栅极结构403可以位于第一绝缘物层31上，并且邻接鳍片的侧边缘上的第二绝缘物层的部分。例如，该第三伪栅极结构403邻接第一鳍片41的与第一伪栅极结构401所在侧的相对的另一侧的侧边缘上的第二绝缘物层。
在一个实施例中，该多个伪栅极结构中，第一伪栅极结构401、第二伪栅极结构402和第三伪栅极结构403用于第一鳍片41。例如如图8或图14所示，该多个伪栅极结构还可以包括用于第二鳍片42的第四伪栅极结构404、第五伪栅极结构405和第六伪栅极结构406。其中，第四伪栅极结构404和第六伪栅极结构406位于第五伪栅极结构405的两侧。
在一个实施例中，如图8所示，第一伪栅极结构401可以位于第一鳍片41和第二鳍片42之间的沟槽中的第一绝缘物层31上，并且邻接第一鳍片41的侧边缘上的第二绝缘物层的部分。在一个实施例中，如图8所示，第四伪栅极结构404可以位于第一鳍片41和第二鳍片42之间的沟槽中的第一绝缘物层31上，并且邻接第二鳍片42的侧边缘上的第二绝缘物层的部分。第一伪栅极结构401和第四伪栅极结构404间隔开。
在另一个实施例中，如图14所示，第一伪栅极结构401可以位于第一鳍片41和第二鳍片42之间的沟槽中的第一绝缘物层31上，并且邻接第一鳍片41的侧边缘上的第二绝缘物层的部分。在另一个实施例中，如图14所示，第四伪栅极结构404可以位于第二鳍片42的端部之上的第二绝缘物层的部分上。第一伪栅极结构401和第四伪栅极结构404间隔开。如图14所示，第一鳍片41和第二鳍片42之间的沟槽的宽度为W3，例如该W3可以是伪栅极结构的横向尺寸与现有技术中的沟槽宽度的和。
如图8所示，该半导体装置还可以包括在多个伪栅极结构的侧面上的间隔物37。例如该间隔物可以包括二氧化硅和/或氮化硅等。
如图8所示，该半导体装置还可以包括在鳍片上位于多个伪栅极结构之间的源极或漏极。例如，如图8所示，该半导体装置可以包括：在第一鳍片41上，在第一伪栅极结构401和第二伪栅极结构402之间的源极(可以称为第一源极)61，和在第二伪栅极结构402和第三伪栅极结构403之间的漏极(可以称为第一漏极)62。又例如，如图8所示，该半导体装置还可以包括：在第二鳍片42上，在第四伪栅极结构404和第五伪栅极结构405之间的源极(可以称为第二源极)63，和在第五伪栅极结构405和第六伪栅极结构406之间的漏极(可以称为第二漏极)64。
在本发明一些实施例中，半导体装置的沟槽比较宽，其边缘处的伪栅极结构可以位于沟槽中的第一绝缘物层上，并且紧邻鳍片的侧边缘，本发明可以提高不同鳍片有源区之间的绝缘性，从而可以提高不同器件之间的绝缘性，减小不同器件之间的干扰。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (18)

1.一种半导体装置的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：半导体衬底；突出于所述半导体衬底的一个或多个鳍片，其中每个鳍片的侧边形成有沟槽；部分地填充所述沟槽的第一绝缘物层，其中所述鳍片突出于所述第一绝缘物层；以及覆盖在所述鳍片上的第二绝缘物层；
形成用于所述鳍片的多个伪栅极结构，所述多个伪栅极结构至少包括在所述第一绝缘物层上的第一伪栅极结构和在所述第二绝缘物层上的第二伪栅极结构，所述第一伪栅极结构与所述第二伪栅极结构间隔开，所述第一伪栅极结构邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分；
在所述多个伪栅极结构的侧面上形成间隔物；
蚀刻未被所述间隔物和所述伪栅极结构覆盖的所述第二绝缘物层和所述鳍片的一部分以形成凹陷；以及
在所述凹陷中形成源极或漏极。
2.根据权利要求1所述的方法，其特征在于，
所述沟槽的宽度与所述鳍片的纵向长度的比值的范围为0.5至0.7。
3.根据权利要求1或2所述的方法，其特征在于，
所述沟槽的宽度为80nm至130nm。
4.根据权利要求1所述的方法，其特征在于，在形成所述多个伪栅极结构的步骤中，
所述多个伪栅极结构还包括与所述第二伪栅极结构间隔开的第三伪栅极结构，所述第一伪栅极结构与所述第三伪栅极结构分别位于所述第二伪栅极结构的两侧；
其中，所述第三伪栅极结构位于所述鳍片的端部之上的所述第二绝缘物层的部分上；或者
所述第三伪栅极结构位于所述第一绝缘物层上，并且邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分。
5.根据权利要求4所述的方法，其特征在于，
所述形成凹陷的步骤包括：
所述蚀刻在所述鳍片中形成位于所述第一伪栅极结构与所述第二伪栅极结构之间的第一凹陷以及位于所述第二伪栅极结构与所述第三伪栅极结构之间的第二凹陷；
在所述凹陷中形成源极或漏极的步骤包括：
在所述第一凹陷中形成源极以及在所述第二凹陷中形成漏极。
6.根据权利要求1所述的方法，其特征在于，
所述伪栅极结构包括：位于所述第一绝缘物层上或者所述第二绝缘物层上的伪栅极，以及位于所述伪栅极上的硬掩模层。
7.根据权利要求4所述的方法，其特征在于，
所述多个鳍片包括被沟槽间隔开的第一鳍片和第二鳍片；
在形成所述多个伪栅极结构的步骤中，所述第一伪栅极结构、所述第二伪栅极结构和所述第三伪栅极结构用于所述第一鳍片；
所述多个伪栅极结构还包括用于所述第二鳍片的第四伪栅极结构、第五伪栅极结构和第六伪栅极结构，其中，所述第四伪栅极结构和所述第六伪栅极结构位于所述第五伪栅极结构的两侧。
8.根据权利要求7所述的方法，其特征在于，
所述第一伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第一鳍片的侧边缘上的第二绝缘物层的部分；
所述第四伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第二鳍片的侧边缘上的第二绝缘物层的部分；
所述第一伪栅极结构和所述第四伪栅极结构间隔开。
9.根据权利要求7所述的方法，其特征在于，
所述第一伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第一鳍片的侧边缘上的第二绝缘物层的部分；
所述第四伪栅极结构位于所述第二鳍片的端部之上的所述第二绝缘物层的部分上；
所述第一伪栅极结构和所述第四伪栅极结构间隔开。
10.根据权利要求6所述的方法，其特征在于，还包括：
形成层间电介质层以覆盖形成所述源极或所述漏极后的半导体结构；
对所述层间电介质层进行平坦化，以露出所述硬掩模层的上表面；
去除所述硬掩模层、所述伪栅极和所述第二绝缘物层的一部分以形成开口；以及
在所述开口中形成栅极结构，所述栅极结构包括在所述鳍片上的栅极绝缘物层和在所述栅极绝缘物层上的栅极。
11.一种半导体装置，其特征在于，包括：
半导体衬底；
突出于所述半导体衬底的一个或多个鳍片，其中每个鳍片的侧边形成有沟槽；
部分地填充所述沟槽的第一绝缘物层，其中所述鳍片突出于所述第一绝缘物层；
覆盖在所述鳍片上的第二绝缘物层；
用于所述鳍片的多个伪栅极结构，所述多个伪栅极结构至少包括在所述第一绝缘物层上的第一伪栅极结构和在所述第二绝缘物层上的第二伪栅极结构，所述第一伪栅极结构与所述第二伪栅极结构间隔开，所述第一伪栅极结构邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分；
在所述多个伪栅极结构的侧面上的间隔物；
在所述鳍片上位于所述多个伪栅极结构之间的源极或漏极。
12.根据权利要求11所述半导体装置，其特征在于，
所述沟槽的宽度与所述鳍片的纵向长度的比值的范围为0.5至0.7。
13.根据权利要求11或12所述半导体装置，其特征在于，
所述沟槽的宽度为80nm至130nm。
14.根据权利要求11所述半导体装置，其特征在于，
所述多个伪栅极结构还包括与所述第二伪栅极结构间隔开的第三伪栅极结构，所述第一伪栅极结构与所述第三伪栅极结构分别位于所述第二伪栅极结构的两侧；
其中，所述第三伪栅极结构位于所述鳍片的端部之上的所述第二绝缘物层的部分上；或者
所述第三伪栅极结构位于所述第一绝缘物层上，并且邻接所述鳍片的侧边缘上的所述第二绝缘物层的部分。
15.根据权利要求11所述半导体装置，其特征在于，
所述伪栅极结构包括：位于所述第一绝缘物层上或者所述第二绝缘物层上的伪栅极，以及位于所述伪栅极上的硬掩模层。
16.根据权利要求14所述半导体装置，其特征在于，
所述多个鳍片包括被沟槽间隔开的第一鳍片和第二鳍片；
所述多个伪栅极结构中，所述第一伪栅极结构、所述第二伪栅极结构和所述第三伪栅极结构用于所述第一鳍片；
所述多个伪栅极结构还包括用于所述第二鳍片的第四伪栅极结构、第五伪栅极结构和第六伪栅极结构，其中，所述第四伪栅极结构和所述第六伪栅极结构位于所述第五伪栅极结构的两侧。
17.根据权利要求16所述半导体装置，其特征在于，
所述第一伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第一鳍片的侧边缘上的第二绝缘物层的部分；
所述第四伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第二鳍片的侧边缘上的第二绝缘物层的部分；
所述第一伪栅极结构和所述第四伪栅极结构间隔开。
18.根据权利要求16所述半导体装置，其特征在于，
所述第一伪栅极结构位于所述第一鳍片和所述第二鳍片之间的沟槽中的第一绝缘物层上，并且邻接所述第一鳍片的侧边缘上的第二绝缘物层的部分；
所述第四伪栅极结构位于所述第二鳍片的端部之上的所述第二绝缘物层的部分上；
所述第一伪栅极结构和所述第四伪栅极结构间隔开。
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