CN104979201B - 半导体器件的形成方法 - Google Patents

Abstract

一种半导体器件的形成方法，包括：提供表面具有栅极结构的衬底，栅极结构两侧分别具有互连区，互连区的衬底内分别具有位于栅极结构两侧的源区和漏区，衬底和栅极结构表面具有第一介质层；在第一介质层表面形成阻挡层，阻挡层的材料与第一介质层不同，阻挡层的图形至少贯穿一个互连区；在第一介质层和阻挡层表面形成具有第一开口的第一图形化层，第一开口暴露出互连区的位置；以第一图形化层和阻挡层为掩膜，刻蚀第一介质层直至暴露出互连区的衬底表面为止，形成源漏沟槽；在第一介质层内形成暴露出栅极结构顶部的栅极通孔；在源漏沟槽内形成源漏导电结构，在栅极通孔内形成栅极插塞。所形成的半导体器件形貌良好，性能改善。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管（Fin FET），鳍式场效应晶体管是一种常见的多栅器件。

现有的鳍式场效应晶体管的结构包括：位于所述衬底上的鳍部；位于衬底表面且覆盖部分所述鳍部侧壁的介质层；横跨所述鳍部和介质层上、且覆盖部分鳍部侧壁和顶部表面的栅极结构；位于栅极结构两侧的鳍部内的源区和漏区。所述栅极结构包括：位于介质层表面、鳍部的部分侧壁和底部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。为了使所述鳍式场效应管能够与衬底上的其它半导体器件构成芯片电路，所述鳍式场效应管的源区、漏区、栅极层中的一者或多者表面需要形成导电结构，例如导电插塞或电互连线。

然而，随着工艺节点的缩小，鳍式场效应管的尺寸缩小、器件密度提高，使得形成鳍式场效应管的工艺难度不断增大。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，能够形成形貌良好的源漏导电结构和栅极插塞，使所形成的鳍式场效应管性能稳定。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧分别具有一个互连区，所述互连区的衬底内分别具有位于栅极结构两侧的源区和漏区，所述衬底和栅极结构表面具有第一介质层；在第一介质层表面形成阻挡层，所述阻挡层的材料与第一介质层不同，所述阻挡层平行于第一介质层表面的图形至少贯穿一个互连区；在所述第一介质层和阻挡层表面形成第一图形化层，所述第一图形化层内具有暴露出部分第一介质层和阻挡层表面的第一开口，且所述第一开口暴露出的区域与互连区一致；以所述第一图形化层和阻挡层为掩膜，刻蚀所述第一介质层，直至暴露出互连区的衬底表面为止，在第一介质层内形成分别位于栅极结构两侧的源漏沟槽；在第一介质层内形成暴露出栅极结构顶部的栅极通孔；在源漏沟槽和栅极通孔内填充导电材料，在源漏沟槽内形成源漏导电结构，在栅极通孔内形成栅极插塞。

可选的，所述衬底包括：半导体基底、位于半导体基底表面的鳍部、以及位于半导体基底表面且覆盖部分鳍部侧壁的第二介质层，所述栅极结构横跨于所述鳍部上，且所述栅极结构位于部分第二介质层表面、以及鳍部的侧壁和顶部表面，所述源区和漏区位于所述栅极结构两侧的鳍部内。

可选的，所述鳍部的数量大于1，且若干鳍部相互平行，所述栅极结构横跨于至少一个鳍部上，所述互连区贯穿至少一个鳍部内的源区或漏区。

可选的，所述栅极结构的数量大于1，且若干栅极结构平行排列，每一栅极结构横跨于至少一个鳍部上。

可选的，所述阻挡层的图形还贯穿所述栅极结构的图形、位于所述栅极结构另一侧的互连区图形中的一者或两者。

可选的，所述衬底具有第一区域和第二区域，所述栅极结构分别形成于第一区域和第二区域的衬底表面，形成于第一区域和第二区域的源区和漏区掺杂类型相反，即形成于第一区域和第二区域的晶体管类型相反。

可选的，所述阻挡层位于第一区域和第二区域之间的第一介质层表面，用于隔断由同一第一开口刻蚀形成、且分别位于第一区域和第二区域内的源漏沟槽。

可选的，还包括：在栅极结构两侧的衬底内形成应力层，所述应力层的材料为硅锗或碳化硅；在所述应力层内掺杂离子，形成栅极结构两侧的源区和漏区。

可选的，所述应力层的材料为硅锗，所述应力层内具有P型离子；所述应力层的材料为碳化硅，所述应力层内具有N型离子。

可选的，所述源漏沟槽暴露出所述应力层表面。

可选的，所述第一图形化层还具有暴露出第一介质层表面的第二开口，所述第二开口的位置与栅极结构位置对应；所述第一通孔的形成方法包括：在刻蚀形成漏沟槽的同时，以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出第一栅极结构顶部表面为止。

可选的，第一图形化层的材料为光刻胶，所述第一图形化层的形成工艺包括：在第一介质层和阻挡层表面旋涂第一光刻胶层；对所述第一光刻胶层进行曝光显影，在第一光刻胶层内形成第一开口。

可选的，在形成所述第一光刻胶层之前，在所述第一介质层和阻挡层表面形成介质抗反射层；在所述介质抗反射层表面形成底部抗反射层，所述第一开口暴露出所述底部抗反射层表面。

可选的，所述栅极通孔的形成方法包括：在形成源漏沟槽之后，去除所述第一图形化层和阻挡层，在第一介质层表面形成第二图形化层，所述第二图形化层内具有暴露出第一介质层表面的第二开口，所述第二开口的位置与栅极结构位置对应；以所述第二图形化层为掩膜，刻蚀所述第一介质层，直至暴露出栅极结构表面为止。

可选的，第二图形化层的材料为光刻胶，所述第二图形化层的形成工艺包括：在第一介质层表面旋涂第二光刻胶层；对所述第二光刻胶层进行曝光显影，在第二光刻胶层内形成第二开口。

可选的，在形成所述第二光刻胶层之前，在所述第一介质层表面和源漏沟槽内形成介质抗反射层；在所述介质抗反射层表面形成底部抗反射层，所述第一开口暴露出所述底部抗反射层表面。

可选的，所述阻挡层的材料为氮化钛，所述阻挡层的形成工艺包括：在第一介质层表面形成阻挡膜；在阻挡膜表面形成第三图形化层，所述第三图形化层的图形至少贯穿一个互连区的图形；以所述第三图形化层为掩膜，刻蚀所述阻挡膜，直至暴露出第一介质层表面为止，形成阻挡层；在刻蚀工艺之后，去除所述第三图形化层。

可选的，所述源漏导电结构和栅极插塞的形成工艺包括：在第一介质层表面、源漏沟槽的侧壁和底部表面、以及栅极通孔的侧壁和底部表面形成停止层，所述停止层的材料包括钛；在所述停止层表面形成填充满源漏沟槽和栅极通孔的导电层，所述导电层的材料包括钨；抛光所述导电层和停止层直至暴露出第一介质层表面为止。

可选的，还包括：在抛光工艺之前，进行退火工艺，使停止层的材料向源漏沟槽底部的源区和漏区内扩散，在源区和漏区表面形成电接触层。

可选的，栅极结构包括：位于衬底表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅极层侧壁表面的侧墙，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属，所述栅极结构采用后栅工艺形成。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在形成源漏沟槽之前，在覆盖栅极结构和衬底的第一介质层表面形成阻挡层。由于所述阻挡层至少贯穿一个互连区，而所述互连区即后续第一图形化层内的第一开口所打开的区域，且所述阻挡层的材料与第一介质层不同，因此，后续以所述第一图形化层刻蚀第一介质层时，所述阻挡层也能够作为刻蚀掩膜，能够使所形成的源漏沟槽顶部的图形小于第一开口的图形，在保证源漏沟槽尺寸精确度的情况下，使得所形成的源漏沟槽尺寸缩小，则形成于所述源漏沟槽内的源漏导电结构的尺寸精确、缩小。而且，所述源漏沟槽以阻挡层和第一图形化层为掩膜进行刻蚀，因此所述源漏沟槽的侧壁边界能够由所述阻挡层和第一图形化层进行精确控制，能够避免所述源漏沟槽的侧壁边界形成圆角，有利于保证形成于源漏沟槽内的源漏导电结构的形貌良好。此外，由于所述源漏导电结构和栅极插塞同时形成，因此所述半导体器件的形成方法得到简化。

进一步，所述衬底包括：半导体基底、位于半导体基底表面的鳍部、以及位于半导体基底表面且覆盖部分鳍部侧壁的第二介质层，所述栅极结构横跨于所述鳍部上，即所述栅极结构用于形成鳍式场效应晶体管。

进一步，所述阻挡层通过第三图形化层刻蚀形成，所述源漏沟槽通过第一图形化层和阻挡层刻蚀形成，即所述源漏沟槽由两次图形化工艺定义，能够在保证尺寸精确度的情况下使所形成的源漏沟槽尺寸缩小。

进一步，所述栅极通孔由第二图形化层刻蚀形成，即所述栅极通孔到源漏沟槽之间的距离不会受到图形化工艺的精确度限制，能够使栅极通孔到源漏沟槽之间的距离缩小，有利于缩小器件的尺寸，提高器件密度。

进一步，所述源漏导电结构和栅极插塞的形成工艺包括形成停止层、以及在所述停止层表面形成导电层，并通过抛光去除第一介质层表面的停止层和导电层。而且，通过在抛光工艺之前，进行热退火工艺，使停止层的材料向源漏沟槽底部的源区和漏区内扩散以形成电接触层。所述电接触层即金属硅化物层，用于减小源漏导电结构与源区或漏区之间的接触电阻，而所述停止层除了用于定义抛光工艺的停止位置，还能够作为自对准硅化工艺的金属层，从而能够减少为了形成所述电接触层而额外形成金属层、并在退火工艺之后去除金属层的步骤，使得半导体器件的形成工艺得到简化。

附图说明

图1是一种鳍式场效应管的俯视结构示意图；

图2至图17是本发明实施例的半导体器件的形成过程的结构示意图。

具体实施方式

如背景技术所述，随着工艺节点的缩小，鳍式场效应管的尺寸缩小、器件密度提高，使得形成鳍式场效应管的工艺难度不断增大。

经过研究发现，随着工艺节点的缩小，用于形成位于源区、漏区或栅极层表面的导电结构的空间也随之缩小，使得形成导电结构的难度增大，而且所形成的导电结构形貌较差。

具体请参考图1，图1是一种鳍式场效应管的俯视结构示意图，包括：衬底（未示出）；位于衬底表面若干平行、且呈阵列排列的鳍部101；位于衬底表面且覆盖部分鳍部101侧壁的介质层102；横跨于鳍部101和介质层102上的栅极结构103，所述栅极结构103两侧的鳍部101内的源区和漏区（未示出）；位于所述栅极结构103两侧的源区和漏区表面的导电结构104，所述导电结构104用于对所述源区和漏区施加偏压，所述导电结构104横跨于鳍部101上，并且覆盖部分介质层102表面、以及鳍部101的侧壁和顶部表面，则所述导电结构104与鳍部101内的源区和漏区相接触，且所述导电结构104通过介质层102与衬底相互隔离。

随着工艺节点的缩小，所述导电结构104平行于衬底表面方向的图形尺寸也需要相应缩小。然而，所述导电结构104的图形尺寸有需要受到光刻工艺精确度的限制，因此无法进一步缩小。若是进一步缩小导电结构104的尺寸，则容易导致所形成的导电结构104的边界形貌不佳，所述导电结构104图形的两端（区域B）容易形成圆角，致使所形成的导电结构104的电性能不稳定，则所形成的鳍式场效应管的工作性能不佳。

为了解决上述问题，本发明提出一种半导体器件的形成方法。其中，在形成源漏沟槽之前，在覆盖栅极结构和衬底的第一介质层表面形成阻挡层。由于所述阻挡层至少贯穿一个互连区，而所述互连区即后续第一图形化层内的第一开口所打开的区域，且所述阻挡层的材料与第一介质层不同，因此，后续以所述第一图形化层刻蚀第一介质层时，所述阻挡层也能够作为刻蚀掩膜。由于所述阻挡层贯穿所述互连区，则所形成的源漏沟槽顶部的图形小于第一开口的图形，能够在保证源漏沟槽尺寸精确度的情况下，使得所形成的源漏沟槽尺寸缩小，则形成于所述源漏沟槽内的源漏导电结构的尺寸精确、缩小。而且，所述源漏沟槽以阻挡层和第一图形化层为掩膜进行刻蚀，因此所述源漏沟槽的侧壁边界由所述阻挡层和第一图形化层定义，能够避免所述源漏沟槽的侧壁边界形成圆角，使所形成的源漏沟槽形貌良好，有利于保证形成于源漏沟槽内的源漏导电结构的形貌良好。此外，由于所述源漏导电结构和栅极插塞同时形成，因此所述半导体器件的形成方法得到简化。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图17是本发明实施例的半导体器件的形成过程的结构示意图。

请参考图2、图3和图4，图2是图3和图4的俯视图，图3是图2沿XX1方向的剖面结构示意图，图4是图2沿YY1方向的剖面结构示意图，提供衬底200，所述衬底200表面具有栅极结构201，所述栅极结构201两侧分别具有一个互连区202，所述互连区202的衬底200内分别具有位于栅极结构201两侧的源区和漏区600，所述衬底200和栅极结构201表面具有第一介质层203。

需要说明的是，为了方便图示和描述，图2是忽略图3和图4中第一介质层203的俯视图。

本实施例中，所形成的半导体器件为鳍式场效应晶体管，所述衬底200包括：半导体基底210、位于半导体基底210表面的鳍部211、以及位于半导体基底210表面且覆盖部分鳍部211侧壁的第二介质层212。所述栅极结构201横跨于所述鳍部211上，且所述栅极结构201位于部分第二介质层212表面、以及鳍部的侧壁和顶部表面，所述源区和漏区600位于所述栅极结构201两侧的鳍部211内。

在另一实施例中，所述半导体器件为平面晶体管，所述衬底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底（例如氮化镓衬底或砷化镓衬底等），栅极结构形成于所述平面基底表面。

在一实施例中，所述鳍部211通过刻蚀半导体基底210形成，所述半导体基底为体衬底（例如硅衬底、锗衬底、硅锗衬底或碳化硅衬底）或绝缘体上半导体衬底（例如绝缘体上硅衬底或绝缘体上锗衬底）。

本实施例中，所述半导体基底210为体衬底时，所述鳍部211的形成工艺包括：在所述体衬底表面形成掩膜层；以所述掩膜层刻蚀所述体衬底并形成开口，相邻开口之间的体衬底形成鳍部211，位于鳍部211底部的剩余的体衬底形成半导体基底210。在刻蚀形成鳍部211之后，在所述半导体基底210和鳍部211表面沉积介质膜，所述介质膜的材料为氧化硅、氮化硅或氮氧化硅；回刻蚀所述介质膜直至暴露出鳍部211的顶部和部分侧壁表面，在所述开口的底部形成第二介质层212，所述第二介质层212的表面低于鳍部211的顶部表面。

在另一实施例中，所述半导体衬底为绝缘体上半导体衬底，所述鳍部的形成工艺为：在半导体基底表面形成掩膜层；以所述掩膜层为掩膜刻蚀所述半导体基底，直至暴露出半导体基底中的绝缘层为止，形成位于绝缘层上的鳍部。

在其他实施例中，所述鳍部211还能够形成于半导体基底210表面，形成工艺包括：在半导体基底210表面形成具有开口的第二介质层，所述开口暴露出半导体基底210表面、并定义了鳍部211的形状和位置；采用外延沉积工艺在所述开口内形成鳍部211；回刻蚀所述第二介质层，使第二介质层212的表面低于鳍部211表面。

本实施例中，所述鳍部211的数量大于1，且若干鳍部211相互平行，所述栅极结构201横跨于至少一个平行排列的鳍部211上，则位于该栅极结构201两侧的互连区202贯穿至少一个鳍部211内的源区或漏区。

为了使所形成的鳍部211尺寸、以及相邻鳍部211之间的距离缩小，用于刻蚀鳍部211的掩膜层能够采用多重图形化掩膜工艺形成，例如自对准双重图形化（Self-alignedDouble Patterned，SaDP）工艺、自对准三重图形化（Self-aligned Triple Patterned）工艺、或自对准四重图形化（Self-aligned Double Double Patterned，SaDDP）工艺。

本实施例中，所述栅极结构201的数量大于1，且若干栅极结构201也能够平行排列，每一栅极结构201横跨于至少一个平行排列的鳍部211上。栅极结构201包括：位于衬底200表面的栅介质层220、位于栅介质层220表面的栅极层221、以及位于栅介质层220和栅极层221侧壁表面的侧墙222。

本实施例中，所述栅介质层220的材料为高K介质材料，例如HfO₂、HfSiO、HfSiON、HfTaO、HfZrO、Al₂O₃和ZrO₂中的一种或几种；所述栅极层221的材料为金属，例如Al、Cu、Ti；所述侧墙222的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述栅极结构201为高K金属栅结构（High-k Metal Gate，HKMG），所述栅极结构201的形成工艺为后栅工艺（Gate Last Process）。在另一实施例中，所述栅介质层220的材料为氧化硅，所述栅极层221的材料为多晶硅。

本实施例中，所述衬底200具有第一区域I和第二区域II，所述第一区域和I第二区域II的衬底200表面分别形成有若干栅极结构201，在第一区域I和第二区域II形成的源区和漏区600的掺杂类型相反，即形成于于第一区域I和第二区域II的晶体管类型相反。实施例中，第一区域I源区和漏区600的掺杂离子为N型，第一区域I所形成的晶体管为N型鳍式场效应晶体管；第二区域II源区和漏区600内的掺杂离子为P型，第二区域II所形成的晶体管为P型鳍式场效应晶体管。

本实施例中，还包括：在栅极结构201两侧的衬底200内形成应力层204，所述应力层204的材料为硅锗或碳化硅；在所述应力层204内具有掺杂离子，使所述应力层204形成源区和漏区600。所述应力层204的形成工艺包括：在栅极结构201两侧的鳍部211内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层。

本实施例中，由于所述第一区域I用于形成N型鳍式场效应晶体管，所述应力层204的材料为碳化硅，所述应力层204内具有N型离子；所述第二区域II用于形成P型鳍式场效应晶体管，所述应力层204的材料为硅锗，所述应力层204内具有P型离子。

所述第一介质层203用于保护并电隔离所述栅极结构201，所述第一介质层203的表面高于所述第一栅极结构201的顶部，且所述第一介质层203的表面平坦。所述第一介质层203的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种，形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，所述第一介质层203的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积（PECVD）工艺。

请参考图5、图6和图7，图5是图6和图7的俯视图，图6是图5沿XX1方向的剖面结构示意图，图7是图5沿YY1方向的剖面结构示意图，在第一介质层203表面形成阻挡膜205，所述阻挡膜205的材料与第一介质层203不同；在阻挡膜205表面形成第三图形化层300，所述第三图形化层300的图形至少贯穿一个互连区202的图形。

需要说明的是，为了方便图示和描述，图5为图6和图7忽略阻挡膜205和第一介质层203的俯视图。

所述阻挡膜205用于形成后续的阻挡层，所述阻挡层与后续形成的第一图形化层共同作为刻蚀形成源漏沟槽的掩膜，从而能够使所形成的源漏沟槽的尺寸小于第一图形化层定义的图形尺寸，以此缩小源漏沟槽，使得形成于源漏沟槽内的源漏导电结构的尺寸缩小。

本实施例中，所述阻挡膜205的材料为氮化钛，厚度为1纳米～50纳米，形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述氮化钛的强度较高，即使所形成的阻挡膜205的厚度较薄，后续所形成的阻挡层也具有足够的强度，以作为刻蚀形成源漏沟槽的掩膜。

所述第三图形化层300用于定义后续所形成的阻挡层205的位置和形状，作为后续刻蚀阻挡膜205的掩膜。本实施例中，所述第三图形化层300为光刻胶层，所述第三图形化层300的形成工艺包括：在第一介质层203表面旋涂形成第三光刻胶层；对所述第三光刻胶层进行曝光显影以图形化。

本实施例中，在形成第三图形化层300之前，还包括：在所述第一介质层203表面形成过渡层；在所述过渡层表面形成底层抗反射层。所述过渡层的材料为氧化硅，所述过渡层用于粘接所述阻挡膜205和底层抗反射层。所述底层抗反射层用于在曝光过程中，避免曝光光线在第三光刻胶层底部发生漫反射，所述底层抗反射层的材料为无机抗反射材料（例如氮化硅）或有机抗反射材料。

所述第三图形化层300的图形除了至少贯穿一个互连区202的图形以外，还能够贯穿所述栅极结构201的图形、位于所述栅极结构201另一侧的互连区202图形中的一者或两者。

本实施例中，所述第三图形化层300位于第一区域I和第二区域II之间的第一介质层203表面，能够使后续形成于第一区域I和第二区域II的源漏沟槽相互隔离，即形成于第一区域I和第二区域II的源漏导电结构之间相互隔离。本实施例中，所述第三图形化层300的图形平行于XX1方向，并且贯穿沿YY1方向平行的栅极结构201的图形，还贯穿位于各栅极结构201两侧的互连区202图形。

请参考图8，图8与图7的方向一致，以所述第三图形化层300（如图6和图7所示）为掩膜，刻蚀所述阻挡膜205，直至暴露出第一介质层203表面为止，在第一介质层203表面形成阻挡层205a，所述阻挡层205a平行于第一介质层203表面的图形至少贯穿一个互连区202；在刻蚀工艺之后，去除所述第三图形化层300。

所述阻挡层205a与后续形成的第一图形化层共同作为刻蚀形成源漏沟槽的掩膜。所述刻蚀阻挡膜205的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的方向垂直于半导体基底210表面，刻蚀形成的阻挡层205a的侧壁垂直于半导体基底210表面，使得所述阻挡层205a的图形与第三图形化层300的图形保持一致，而所述第三图形化层300的尺寸由光刻工艺精确控制，因此所述阻挡层205a的图形尺寸的精确度由光刻工艺进行控制。

本实施例中，所述阻挡膜205的材料为氮化钛，所述刻蚀气体包括Cl2和BCl3，偏置功率大于100瓦，偏置电压大于10伏。而且，由于所述阻挡膜205和第三图形化层300之间还具有过渡层和底层抗反射层，因此，在刻蚀阻挡膜205之前，需要先刻蚀所述底层抗法射层和过渡层，直至暴露出阻挡膜205为止。

由于所述阻挡层205a的图形与第三图形化层300一致，因此所述阻挡层205a的图形至少贯穿一个互连区202，而且，所述阻挡层205a还能够贯穿所述栅极结构201的图形、位于所述栅极结构201另一侧的互连区202图形中的一者或两者。

本实施例中，所述阻挡层205a位于第一区域I和第二区域II之间的第一介质层203表面，用于隔断后续由第一开口刻蚀形成、且分别位于第一区域I和第二区域II内的源漏沟槽，从而使后续形成于第一区域I和第二区域II的源漏沟槽相互隔离，即形成于第一区域I和第二区域II的源漏导电结构之间相互隔离。本实施例中，所述阻挡层205a的图形平行于XX1方向，并且贯穿沿YY1方向平行的栅极结构201的图形、以及位于各栅极结构201两侧互连区202图形。

去除第三图形化层300的工艺为湿法清洗工艺，在去除第三图形化层之后，还需要去除底部抗反射层和过渡层，以暴露出第一介质层203和阻挡层205a表面。

请参考图9和图10，图9与图6的方向一致，图10与图8的方向一致，在所述第一介质层203和阻挡层205a表面形成第一图形化层400，所述第一图形化层400内具有暴露出部分第一介质层203和阻挡层205a表面的第一开口401，且所述第一开口401暴露出的区域与互连区202一致。

所述第一图形化层400的材料为光刻胶，所述第一图形化层400的形成工艺包括：在第一介质层203和阻挡层205a表面旋涂第一光刻胶层；对所述第一光刻胶层进行曝光显影，在第一光刻胶层内形成第一开口401。

所述第一图形化层400与阻挡层205a共同定义了所需形成的源漏沟槽的位置和图形。其中，所述第一图形化层400和阻挡层205a的尺寸均受到光刻工艺精确度的限制，然而，由于阻挡层205a的图形贯穿互连区202，使得所述第一开口401底部具有所述阻挡层205a，当后续沿第一开口401进行刻蚀时，所述阻挡层205a能够阻挡刻蚀气体对阻挡层205a底部的第一介质层203的侵蚀，使得阻挡层205a底部的第一介质层203被保留，则刻蚀形成的源漏沟槽尺寸小于第一开口401的尺寸；而且，由于第一图形化层400和阻挡层205a的尺寸和形貌均能够通过光刻工艺精确控制，因此能够保证后续形成的源漏沟槽的尺寸精确、形貌良好。

由于在所述第一介质层203表面形成了阻挡层205a，即所述阻挡层205a相对于第一介质层203表面凸起，为了避免曝光光线在形成于第一介质层203和阻挡层205a表面的第一光刻胶层底部发生漫反射，需要在形成所述第一光刻胶层之前，在所述第一介质层203和阻挡层205a表面形成介质抗反射层402；在所述介质抗反射层402表面形成底部抗反射层403，所述第一开口401暴露出所述底部抗反射层403。

其中，所述介质抗反射层402的材料为有机介质材料，形成工艺为旋涂或喷涂工艺，所述介质抗反射层402的表面平坦，用于抑制曝光光线的漫反射。所述底部抗反射层403的材料为无机抗反射材料（例如氮化硅）或有机抗反射材料，用于防止曝光光线在第一光刻胶层底部发生漫反射。

请参考图11，图11与图9的方向一致，以所述第一图形化层400和阻挡层205a为掩膜，刻蚀所述第一介质层203，直至暴露出互连区202的衬底200表面为止，在第一介质层203内形成分别位于栅极结构201两侧的源漏沟槽206，所述源漏沟槽206的边界侧壁由所述阻挡层205a和第一图形化层400定义。

所述刻蚀第一介质层203的工艺为各向异性的干法刻蚀工艺，所形成的源漏沟槽206的侧壁相对于半导体基底210表面垂直。本实施例中，所述第一介质层203的材料为氧化硅，刻蚀气体为碳氟气体（例如CHF₃、CF₄），偏置功率大于100瓦，偏置电压大于10伏。

由于所述互连区202内具有位于各栅极结构201两侧衬底200内的源区和漏区600（如图2所示），因此所述源漏沟槽206暴露出各栅极结构201两侧的源区和漏区600。本实施例中，所述位于栅极结构201两侧的源漏沟槽206分别暴露出位于栅极结构201两侧鳍部211内的源区和漏区600，则后续形成于源漏沟槽206内的源漏导电结构能够与所述源区和漏区600电连接。

本实施例中，由于在栅极结构201两侧的鳍部211内形成应力层204，且所述应力层204作为栅极结构201两侧的源区和漏区600，因此所述源漏沟槽206暴露出所述应力层204表面。

由于所述第一图形化层400和阻挡层205a的尺寸由光刻工艺精确控制，因此所形成的源漏沟槽206的尺寸和形貌能够保证精确，能够避免所形成的源漏沟槽206两端的边界图形呈圆角。而且，由于第一图形化层400和阻挡层205a共同作为刻蚀第一介质层203的掩膜，因此，在平行于半导体基底210的方向上，所述源漏沟槽206的尺寸小于第一开口401的尺寸，即所形成的源漏沟槽206无需受到光刻工艺精确度的限制，使得所形成的源漏沟槽206的尺寸缩小。

请参考图12和图13，图12与图11的方向一致，图13与图10的方向一致，在形成源漏沟槽206（如图11所示）之后，去除所述第一图形化层400（如图11所示）和阻挡层205a（如图11所示），在第一介质层203表面形成第二图形化层500，所述第二图形化层500内具有暴露出第一介质层203表面的第二开口501，所述第二开口501的位置与栅极结构201位置对应。

去除第一图形化层400和阻挡层205a的工艺为湿法刻蚀工艺或干法刻蚀工艺，本实施例中为湿法刻蚀工艺。本实施例中，在去除第一图形化层400之后，还需要去除介质抗反射层402和底部抗反射层403，以暴露出第一介质层203表面。

第二图形化层500的材料为光刻胶，所述第二图形化层500的形成工艺包括：在第一介质层表面旋涂第二光刻胶层；对所述第二光刻胶层进行曝光显影，在第二光刻胶层内形成第二开口501。所述第二开口501定义了后续所需形成的栅极通孔的位置和形状。

本实施例中，在形成所述第二光刻胶层之前，在所述第一介质层表面和源漏沟槽206内形成介质抗反射层502；在所述介质抗反射层502表面形成底部抗反射层503，所述第一开口501暴露出所述底部抗反射层503表面。

所述介质抗反射层502的材料为有机介质材料，形成工艺为旋涂或喷涂工艺，所述接孩子抗反射层能够填充于源漏沟槽206内，使得所述介质抗反射层502的表面平坦，用于抑制曝光光线的漫反射。所述底部抗反射层503的材料为无机抗反射材料（例如氮化硅）或有机抗反射材料，用于放置曝光光线在第一光刻胶层底部发生漫反射。

本实施例中，采用第一图形化层400（请参考图11）定义源漏沟槽206的形状和位置，采用第二图形化层500定义栅极通孔的形状和位置，则所述源漏沟槽206和栅极通孔之间的距离无需受到光刻工艺精确度的限制，使得所述源漏沟槽206和栅极通孔之间的距离能够减小，有利于提高所形成的半导体器件的器件密度。

请参考图14和图15，图14与图12的方向一致，图15与图13的方向一致，以所述第二图形化层500（如图12和13所示）为掩膜，刻蚀所述第一介质层203，直至暴露出栅极结构201表面为止，在第一介质层203内形成暴露出栅极结构201顶部的栅极通孔207；在形成栅极通孔207之后，去除第二图形化层500。

刻蚀第一介质层203的工艺为各向异性的干法刻蚀工艺，所形成的栅极通孔207的侧壁相对于半导体基底210表面垂直。本实施例中，所述第一介质层203的材料为氧化硅，刻蚀气体为碳氟气体（例如CHF₃、CF₄），偏置功率大于100瓦，偏置电压大于10伏。

本实施例中，所述栅极通孔207用于形成栅极插塞，所述栅极插塞用于与栅极层221电连接，因此所述栅极通孔207需要暴露出部分栅极层221的顶部表面。

去除第二图形化层500的工艺为湿法刻蚀工艺或干法刻蚀工艺，本实施例中为湿法刻蚀工艺。本实施例中，在去除第二图形化层500之后，还需要去除介质抗反射层502和底部抗反射层503（如图12和13所示），以暴露出第一介质层203表面。

在另一实施例中，所述第一图形化层还具有暴露出第一介质层表面的第二开口，所述第二开口的位置与栅极结构位置对应；所述第一通孔的形成方法包括：在刻蚀形成漏沟槽的同时，以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出第一栅极结构顶部表面为止。

请参考图16和图17，图16与图14的方向一致，图17与图15的方向一致，在源漏沟槽206（如图14所示）和栅极通孔207（如图15所示）内填充导电材料，在源漏沟槽206内形成源漏导电结构209，在栅极通孔207内形成栅极插塞208。

在去除第二图形化层500之后，所述源漏沟槽206和栅极通孔207均被打开，因此能够使源漏导电结构209和栅极插塞208同时形成，使得工艺制程被简化。

所述源漏导电结构209和栅极插塞208的形成工艺包括：在第一介质层203表面、源漏沟槽206的侧壁和底部表面、以及栅极通孔207的侧壁和底部表面形成停止层；在所述停止层表面形成填充满源漏沟槽和栅极通孔的导电层；抛光所述导电层和停止层直至暴露出第一介质层203表面为止。

其中，所述停止层的材料为钛，所述停止层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述导电层的材料为铜、钨或铝，所述导电层的形成工艺为化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。所述停止层用于定义所述抛光工艺的停止位置；而且，所述停止层能够作为第一介质层203和导电层之间的粘结层，以提高第一介质层203和导电层之间的稳定性；此外，所述停止层还能够防止导电层的材料箱第一介质层203内扩散。

在本实施例中，在抛光工艺之前，进行退火工艺，使停止层的材料向源漏沟槽206底部的源区和漏区内扩散，在源区和漏区表面形成电接触层，所述电接触层的材料为金属硅化物材料，形成所述电接触层的工艺即自对准硅化（Self-Aligned Silicide）工艺。

由于所述电接触层采用停止层形成，即所述电接触层在形成源漏导电结构209和栅极插塞208的同时形成，无需在形成源漏导电结构208之前，额外在源漏沟槽206底部形成金属层，并在经过退火形成金属硅化物层之后，再去除剩余的金属层，使得形成所述半导体器件的工艺制程被简化。

本实施例中，在形成源漏沟槽之前，在覆盖栅极结构和衬底的第一介质层表面形成阻挡层。由于所述阻挡层至少贯穿一个互连区，而所述互连区即后续第一图形化层内的第一开口所打开的区域，且所述阻挡层的材料与第一介质层不同，因此，后续以所述第一图形化层刻蚀第一介质层时，所述阻挡层也能够作为刻蚀掩膜，能够使所形成的源漏沟槽顶部的图形小于第一开口的图形，在保证源漏沟槽尺寸精确度的情况下，使得所形成的源漏沟槽尺寸缩小，则形成于所述源漏沟槽内的源漏导电结构的尺寸精确、缩小。而且，所述源漏沟槽以阻挡层和第一图形化层为掩膜进行刻蚀，因此所述源漏沟槽的侧壁边界能够由所述阻挡层和第一图形化层进行精确控制，能够避免所述源漏沟槽的侧壁边界形成圆角，有利于保证形成于源漏沟槽内的源漏导电结构的形貌良好。此外，由于所述源漏导电结构和栅极插塞同时形成，因此所述半导体器件的形成方法得到简化。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：

提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧分别具有一个互连区，所述互连区的衬底内分别具有位于栅极结构两侧的源区和漏区，所述衬底和栅极结构表面具有第一介质层；

在第一介质层表面形成阻挡层，所述阻挡层的材料与第一介质层不同，所述阻挡层平行于第一介质层表面的图形至少贯穿一个互连区；

在所述第一介质层和阻挡层表面形成第一图形化层，所述第一图形化层内具有暴露出部分第一介质层和阻挡层表面的第一开口，且所述第一开口暴露出的区域与互连区一致；

以所述第一图形化层和阻挡层为掩膜，刻蚀所述第一介质层，直至暴露出互连区的衬底表面为止，在第一介质层内形成分别位于栅极结构两侧的源漏沟槽；

在第一介质层内形成暴露出栅极结构顶部的栅极通孔；

在源漏沟槽和栅极通孔内填充导电材料，在源漏沟槽内形成源漏导电结构，在栅极通孔内形成栅极插塞。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底包括：

半导体基底、位于半导体基底表面的鳍部、以及位于半导体基底表面且覆盖部分鳍部侧壁的第二介质层，所述栅极结构横跨于所述鳍部上，且所述栅极结构位于部分第二介质层表面、以及鳍部的侧壁和顶部表面，所述源区和漏区位于所述栅极结构两侧的鳍部内。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述鳍部的数量大于1，且若干鳍部相互平行，所述栅极结构横跨于至少一个鳍部上，

所述互连区贯穿至少一个鳍部内的源区或漏区。

4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述栅极结构的数量大于1，且若干栅极结构平行排列，每一栅极结构横跨于至少一个鳍部上。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的图形还贯穿所述栅极结构的图形、位于所述栅极结构另一侧的互连区图形中的一者或两者。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底具有第一区域和第二区域，所述栅极结构分别形成于第一区域和第二区域的衬底表面，形成于第一区域和第二区域的源区和漏区掺杂类型相反，即形成于第一区域和第二区域的晶体管类型相反。

7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述阻挡层位于第一区域和第二区域之间的第一介质层表面，用于隔断由同一第一开口刻蚀形成、且分别位于第一区域和第二区域内的源漏沟槽。

8.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在栅极结构两侧的衬底内形成应力层，所述应力层的材料为硅锗或碳化硅；在所述应力层内掺杂离子，形成栅极结构两侧的源区和漏区。

9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述应力层的材料为硅锗，所述应力层内具有P型离子；所述应力层的材料为碳化硅，

所述应力层内具有N型离子。

10.如权利要求8所述的半导体器件的形成方法，其特征在于，所述源漏沟槽暴露出所述应力层表面。

11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一图形化层还具有暴露出第一介质层表面的第二开口，所述第二开口的位置与栅极结构位置对应；所述栅极通孔的形成方法包括：在刻蚀形成漏沟槽的同时，以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出第一栅极结构顶部表面为止。

12.如权利要求1或11所述的半导体器件的形成方法，其特征在于，第一图形化层的材料为光刻胶，所述第一图形化层的形成工艺包括：在第一介质层和阻挡层表面旋涂第一光刻胶层；对所述第一光刻胶层进行曝光显影，在第一光刻胶层内形成第一开口。

13.如权利要求12所述的半导体器件的形成方法，其特征在于，在形成所述第一光刻胶层之前，在所述第一介质层和阻挡层表面形成介质抗反射层；在所述介质抗反射层表面形成底部抗反射层，所述第一开口暴露出所述底部抗反射层表面。

14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极通孔的形成方法包括：在形成源漏沟槽之后，去除所述第一图形化层和阻挡层，在第一介质层表面形成第二图形化层，所述第二图形化层内具有暴露出第一介质层表面的第二开口，所述第二开口的位置与栅极结构位置对应；以所述第二图形化层为掩膜，刻蚀所述第一介质层，直至暴露出栅极结构表面为止。

15.如权利要求14所述的半导体器件的形成方法，其特征在于，第二图形化层的材料为光刻胶，所述第二图形化层的形成工艺包括：在第一介质层表面旋涂第二光刻胶层；对所述第二光刻胶层进行曝光显影，在第二光刻胶层内形成第二开口。

16.如权利要求15所述的半导体器件的形成方法，其特征在于，在形成所述第二光刻胶层之前，在所述第一介质层表面和源漏沟槽内形成介质抗反射层；

在所述介质抗反射层表面形成底部抗反射层，所述第一开口暴露出所述底部抗反射层表面。

17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为氮化钛，所述阻挡层的形成工艺包括：在第一介质层表面形成阻挡膜；在阻挡膜表面形成第三图形化层，所述第三图形化层的图形至少贯穿一个互连区的图形；以所述第三图形化层为掩膜，刻蚀所述阻挡膜，直至暴露出第一介质层表面为止，形成阻挡层；在刻蚀工艺之后，去除所述第三图形化层。

18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏导电结构和栅极插塞的形成工艺包括：在第一介质层表面、源漏沟槽的侧壁和底部表面、以及栅极通孔的侧壁和底部表面形成停止层，所述停止层的材料包括钛；在所述停止层表面形成填充满源漏沟槽和栅极通孔的导电层，

所述导电层的材料包括钨；抛光所述导电层和停止层直至暴露出第一介质层表面为止。

19.如权利要求18所述的半导体器件的形成方法，其特征在于，还包括：在抛光工艺之前，进行退火工艺，使停止层的材料向源漏沟槽底部的源区和漏区内扩散，在源区和漏区表面形成电接触层。

20.如权利要求1所述的半导体器件的形成方法，其特征在于，栅极结构包括：位于衬底表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅极层侧壁表面的侧墙，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属，所述栅极结构采用后栅工艺形成。