CN114446952A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，半导体结构包括：介电墙，贯穿所述第一区域和第二区域交界处的所述第一沟道层和第一栅极，阻断墙，位于所述介电墙顶部横向的一端，且所述阻断墙在所述衬底上的投影位于所述介电墙在所述衬底上的投影中，第二栅极位于所述阻断墙侧部的所述第一栅极和介电墙上，且露出所述阻断墙的顶部，从而阻断墙在电隔离所述第二栅极的同时，使得占据的半导体结构的平面面积较小，使得所述半导体结构的集成度较高。此外，因为阻断墙位于所述介电墙的顶部，在半导体结构工作时，所述阻断墙与所述沟道的距离较远，阻断墙不易对沟道产生应力，使得沟道中载流子的迁移速率易满足工艺需求，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
随着半导体工艺的发展，为了提高半导体结构的集成度，减小晶体管之间的间隔，提出了Forksheet晶体管，其是FinFET和全包围晶体管之后的选择，其因复杂的双边鳍状结构用介电墙(wall)隔开。
在集成度较高的Forksheet的结构工作时，如何降低后段结构对沟道中载流子迁移速率的影响，使得载流子迁移速率满足工作需要，对提高Forksheet的性能至关重要。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，在满足半导体结构高集成度的同时，使得沟道的载流子的迁移速率满足工艺需求，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：提供衬底，所述衬底包括第一区域和第二区域；一个或多个第一沟道层，沿所述衬底表面法线方向，间隔悬置于所述衬底上；第一栅极，位于所述衬底上，且所述第一栅极全包围所述第一沟道层；介电墙，贯穿所述第一区域和第二区域交界处的所述第一沟道层和第一栅极，以平行于所述衬底表面，且垂直于所述介电墙的延伸方向为横向；阻断墙，位于所述介电墙顶部横向的一端，所述阻断墙在所述衬底上的投影位于所述介电墙在所述衬底上的投影中；第二栅极，位于所述阻断墙侧部的所述第一栅极和介电墙上，且露出所述阻断墙的顶部。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一区域和第二区域，所述基底包括：衬底；一个或多个第一沟道层，沿所述衬底表面法线方向，间隔悬置于所述衬底上；第一栅极结构，全包围所述第一沟道层；初始介电墙，贯穿所述第一区域和第二区域交界处的所述第一沟道层和第一栅极结构；刻蚀部分厚度的所述第一栅极结构，形成第二栅极结构，所述第二栅极结构全包围所述第一沟道层，且露出所述初始介电墙的部分侧壁；以平行于所述衬底表面，且垂直于所述初始介电墙的延伸方向为横向，刻蚀露出所述第二栅极结构的所述初始介电墙横向一端的部分厚度，露出所述第二栅极结构的剩余所述初始介电墙作为阻断墙，位于所述第二栅极结构中剩余的所述初始介电墙作为介电墙；在所述第二栅极结构上形成第三栅极结构，所述第三栅极结构露出所述阻断墙的顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构中，介电墙，贯穿所述第一区域和第二区域交界处的所述第一沟道层和第一栅极，阻断墙，位于所述介电墙顶部横向的一端，且所述阻断墙在所述衬底上的投影位于所述介电墙在所述衬底上的投影中，第二栅极位于所述阻断墙侧部的所述第一栅极和介电墙上，且露出所述阻断墙的顶部，从而阻断墙在电隔离所述第二栅极的同时，使得占据的半导体结构的平面面积较小，使得所述半导体结构的集成度较高。此外，因为阻断墙位于所述介电墙的顶部，在半导体结构工作时，所述阻断墙与所述沟道的距离较远，阻断墙不易对沟道产生应力，使得沟道中载流子的迁移速率易满足工艺需求，有利于提高半导体结构的电学性能。
可选方案中，所述介电墙包括横向相对的第一端和第二端，所述阻断墙位于所述介电墙横向的第一端；所述半导体结构还包括：接触插塞，位于所述第二端背离所述第一端一侧的所述第二栅极的顶部，且因为所述阻断墙在所述衬底上的投影位于所述介电墙在所述衬底上的投影中，相应的，所述阻断墙偏置的位于所述介电墙横向的第一端，有利于增大所述第二栅极与接触插塞的接触的工艺空间，优化半导体结构的形成工艺，提高半导体结构的电学性能。
本发明实施例所提供的半导体结构的形成方法中，所述第二栅极结构露出所述初始介电墙的部分侧壁，刻蚀所述初始介电墙横向一端的部分厚度，露出所述第二栅极结构的剩余所述初始介电墙作为阻断墙，在所述第二栅极结构上形成第三栅极结构，所述第三栅极结构露出所述阻断墙的顶部。所述阻断墙为刻蚀所述初始介电墙形成的，也就是说所述阻断墙仅位于所述介电墙的正上方，所述阻断墙在电隔离所述第三栅极结构的同时，使得占据半导体结构的平面区域较小，使得半导体结构的集成度较高，且因为阻断墙为刻蚀露出所述第二栅极结构的初始介电墙形成的，使得所述第二栅极结构不易受损伤，在半导体结构工作时，所述第二栅极结构和第三栅极结构能够很好的控制沟道的开启与断开，有利于提高半导体结构性能的均一性和电学性能。此外，阻断墙位于所述介电墙的顶部，在半导体结构工作时，阻断墙不易对沟道产生应力，使得沟道中载流子的迁移速率易满足工艺需求，有利于提高半导体结构的电学性能。
可选方案中，形成所述阻断墙的步骤中，所述介电墙包括横向相对的第一端和第二端，所述阻断墙位于所述介电墙横向的第一端；所述半导体结构的形成方法还包括：在所述第二端背离所述第一端一侧的所述第三栅极结构顶部形成接触插塞。所述阻断墙为刻蚀露出所述第二栅极结构的所述初始介电墙横向一端的部分厚度形成的，相应的，所述阻断墙偏置的位于所述介电墙横向的第一端，有利于增大所述第三栅极结构与接触插塞的接触的工艺空间，优化半导体结构的形成工艺，提高半导体结构的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6是本发明实施例半导体结构第一实施例的结构示意图；
图7是本发明实施例半导体结构第二实施例的结构示意图；
图8至图14是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图15至图17是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括相邻的第一区域I、第二区域II、第三区域III和第四区域IV，所述基底包括衬底1；鳍部9，分立于所述衬底1上；一个或多个沟道层2，沿所述衬底1表面法线方向，间隔悬置于所述衬底1上；初始介电墙3，贯穿所述第一区域I和第二区域II交界处的所述沟道层2，贯穿所述第三区域III和第四区域IV交界处的所述沟道层2；功函数层10，全包围所述沟道层2；源漏掺杂层(图中未示出)，位于所述伪栅结构4两侧的所述沟道层2中。
如图2所示，刻蚀部分厚度的所述初始介电墙3，形成介电墙5。
如图3所示，形成介电墙5后，形成包围所述功函数层10的金属栅极层7，所述金属栅极层7和功函数层10作为栅极结构。
如图4所示，以垂直于所述栅极结构的延伸方向为横向，刻蚀所述第一区域I和第二区域II交界处的栅极结构，在形成凹槽6，所述凹槽6露出部分横向尺寸的所述介电墙5。
如图5所示，在所述凹槽6中形成阻断层8。
随着半导体工艺的发展，半导体结构的尺寸越来越小，集成度越来越高，形成所述凹槽6的过程中，凹槽6的套刻(overlay)误差对半导体结构的性能的影响已经不能忽略不计，形成所述凹槽6的过程中，由于套刻误差的影响，凹槽6不易形成在所述介电墙5的正上方，相应的形成凹槽6的过程中，不能够以介电墙5的顶部为刻蚀停止位置，易误刻蚀所述介电层5一侧的所述金属栅极层72和功函数层10露出所述沟道层2。由于功函数层10受损伤，在半导体结构工作时，功函数层10不能很好的调节第一区域I的晶体管的阈值电压，导致半导体结构性能的均一性较差。此外，因为所述凹槽6露出所述沟道层2，所述阻断层8形成在所述凹槽6中，在半导体结构工作时，阻断层8易对沟道有挤压，沟道中的应力与设计不符，沟道中载流子迁移速率不满足工艺需求，导致半导体结构的电学性能不佳。
为了解决技术问题，本发明实施例所提供的半导体结构中，介电墙，贯穿所述第一区域和第二区域交界处的所述第一沟道层和第一栅极，阻断墙，位于所述介电墙顶部横向的一端，且所述阻断墙在所述衬底上的投影位于所述介电墙在所述衬底上的投影中，从而阻断墙占据的半导体结构的平面面积较小，使得所述半导体结构的集成度较高。此外，因为阻断墙位于所述介电墙的顶部，在半导体结构工作时，所述阻断墙与所述沟道的距离较远，阻断墙不易对沟道产生应力，使得沟道中载流子的迁移速率易满足工艺需求，有利于提高半导体结构的电学性能。
本发明实施例所提供的半导体结构的形成方法中，所述第二栅极结构露出所述初始介电墙的部分侧壁，刻蚀所述初始介电墙横向一端的部分厚度，露出所述第二栅极结构的剩余所述初始介电墙作为阻断墙，在所述第二栅极结构上形成第三栅极结构，所述第三栅极结构露出所述阻断墙的顶部。所述阻断墙为刻蚀所述初始介电墙形成的，也就是说所述阻断墙仅位于所述介电墙的正上方，所述阻断墙占据的平面区域较小，使得半导体结构的集成度较高，且因为阻断墙为刻蚀露出所述第二栅极结构的初始介电墙形成的，使得所述第二栅极结构不易受损伤，在半导体结构工作时，所述第二栅极结构和第三栅极结构能够很好的控制沟道，有利于提高半导体结构性能的均一性和电学性能。此外，阻断墙位于所述介电墙的顶部，在半导体结构工作时，阻断墙不易对沟道产生应力，使得沟道中载流子的迁移速率易满足工艺需求，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
本发明实施例提供一种半导体结构。参考图6，示出了本发明半导体结构第一实施例的结构示意图。
半导体结构包括：衬底300，所述衬底300包括第一区域I和第二区域II；一个或多个第一沟道层301，沿所述衬底300表面法线方向，间隔悬置于所述衬底300上；第一栅极307，位于所述衬底300上，且所述第一栅极307全包围所述第一沟道层301；介电墙308，贯穿所述第一区域I和第二区域II交界处的所述第一沟道层301和第一栅极307，以平行于所述衬底300表面，且垂直于所述介电墙308的延伸方向为横向；阻断墙309，位于所述介电墙308顶部横向的一端，所述阻断墙309在所述衬底300上的投影位于所述介电墙308在所述衬底300上的投影中；第二栅极314，位于所述阻断墙309侧部的所述第一栅极307和介电墙308上，且露出所述阻断墙309的顶部。
本发明实施例所提供的半导体结构中，介电墙308，贯穿所述第一区域I和第二区域II交界处的所述第一沟道层301和第一栅极307，阻断墙309，位于所述介电墙308顶部横向的一端，且所述阻断墙309在所述衬底300上的投影位于所述介电墙308在所述衬底300上的投影中，第二栅极314，位于所述阻断墙309侧部的所述第一栅极307和介电墙308上，且露出所述阻断墙309的顶部，从而阻断墙309在电隔离所述第二栅极314的同时，占据的半导体结构的平面面积较小，使得半导体结构的集成度较高，此外，因为阻断墙309位于所述介电墙308的顶部，在半导体结构工作时，所述阻断墙309与所述沟道的距离较远，阻断墙309不易对沟道产生应力，使得沟道中载流子的迁移速率易满足工艺需求，有利于提高半导体结构的电学性能。
本实施例中，第一区域I用于形成第一型晶体管，第二区域II用于形成第二型晶体管，第一型晶体管和第二型晶体管的导电类型不同。具体的。第一型晶体管为PMOS(Positive Channel Metal Oxide Semiconductor)，第二型晶体管为NMOS(Negativechannel Metal Oxide Semiconductor)。
本实施例中，衬底300为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
在半导体结构工作时，所述第一沟道层301用作沟道区。
本实施例中，第一沟道层301的材料为硅；其他实施例中，第一沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
需要说明的是，多个所述第一沟道层301，在所述衬底300表面法线方向上相间隔。
在半导体结构工作时，所述第一栅极307和第二栅极314共同控制沟道的开启与断开。
本实施例中，所述第一栅极307包括位于所述第一沟道层301表面的功函数层310和包围所述功函数层310的金属栅极层312。
在半导体结构工作时，所述功函数层310用于控制半导体结构的阈值电压，金属栅极层312用于控制沟道的开启与断开。
需要说明的是，本实施例中，所述功函数层310的厚度较厚，所述功函数层310将所述第一沟道层301和所述第一沟道层301之间的区域填充满，在半导体结构工作时，使得功函数层310能够更精准的调节第一区域I的第一型晶体管的阈值电压。其他实施例中，所述功函数层较薄，在所述衬底表面法线方向上，在所述功函数层之间还形成有初始金属栅极层。
所述半导体结构还包括：源漏掺杂层(图中未示出)，贯穿所述第一栅极307两侧的多个所述第一沟道层301。
在半导体结构工作时，所述源漏掺杂层用于为沟道提供应力，提高沟道中载流子的迁移速率。
具体的，位于所述第一区域I中的为第一源漏掺杂层，位于所述第二区域II中的为第二源漏掺杂层。
所述第一型晶体管为PMOS，第一源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，第一源漏掺杂层为沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。所述第二型晶体管为NMOS，第二源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，第二源漏掺杂层为沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
介电墙308，用于将第一区域I的第一沟道层301和第一栅极307，与第二区域II的第一沟道层301和第一栅极307电隔离。
本实施例中，以平行于衬底300表面且垂直于介电墙308的延伸方向为横向，介电墙308形成在第一区域I和第二区域II交界处的衬底300上，使得第一型晶体管和第二型晶体管之间不需要预留过多的横向尺寸，能够提高衬底300平面的利用率，半导体结构的集成度较高，有利于降低半导体结构的能耗。
本实施例中，介电墙308的材料为低K介质材料。(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)，低K介质材料的绝缘性能优越，在半导体结构工作时，第一型晶体管中的第一栅极与第二型晶体管中的第一栅极之间的电容耦合效应较弱，有利于提升半导体结构的电学性能。
具体的，介电墙308的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。本实施例中，介电墙308的材料包括掺杂碳的SiN和掺杂氧的SiN。
需要说明的是，介电墙308的横向尺寸不宜过大也不宜过小。若介电墙308的横向尺寸过大，介电墙308占据的半导体结构的衬底300面积过大，不利于提高半导体结构的集成度，相应的在半导体结构工作时，半导体结构的能耗不易降低。若介电墙308的横向尺寸过小，所述介电墙308不能很好的电隔离第一型晶体管中的第一栅极307和第二型晶体管的第一栅极307，第一型晶体管中的第一栅极307和第二型晶体管的第一栅极307之间易存在漏电流，导致半导体结构的电学性能不佳。
需要说明的是，所述介电墙308贯穿所述第一区域I和第二区域II交界处的所述第一沟道层301和第一栅极307，相应的介电墙308能够使得第一源漏掺杂层和第二源漏掺杂层不易桥接，有利于提高半导体结构的电学性能。
需要说明的是，所述介电墙308包括横向相对的第一端e和第二端f。
在半导体结构工作时，第二栅极314和第一栅极307用于控制沟道的开启与断开。
具体的，所述第二栅极314的材料包括W、Co和Ru中的一种或多种。本实施例中，所述第二栅极314的材料包括W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量。
所述半导体结构还包括：接触插塞315，位于所述第二端f背离所述第一端e一侧的所述第二栅极314的顶部。
接触插塞315用于将第二栅极314与后段互连结构连接，也就是说，将第二栅极314和第一栅极307一同与后段互连结构连接。
本实施例中，接触插塞315的材料为导电材料。具体的，所述接触插塞315包括W、Co和Ru中的一种或多种。本实施例中，所述接触插塞315的材料为W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
阻断墙309，用于电隔离位于其横向两侧的所述第二栅极314。与阻断墙与第一沟道层接触的情况相比，阻断墙309位于所述介电墙308的顶部，在半导体结构工作时，阻断墙309不易对沟道产生应力，使得沟道中载流子的迁移速率易满足工艺需求，有利于提高半导体结构的电学性能。所述阻断墙309和介电墙308一同用于电隔离第一栅极307和第二栅极314。
本实施例中，阻断墙309的材料为低K介质材料。(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)，低K介质材料的绝缘性能优越，在半导体结构工作时，第一型晶体管中的第二栅极314与第二型晶体管中的第二栅极314之间的电容耦合效应较弱，有利于提升半导体结构的电学性能。
具体的，阻断墙309的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。本实施例中，阻断墙309的材料包括掺杂碳的SiN和掺杂氧的SiN。
需要说明的是，所述阻断墙309，位于所述介电墙308顶部横向的一端，所述阻断墙309在所述衬底300上的投影位于所述介电墙308在所述衬底300上的投影中，且在垂直于所述衬底300表面法线方向上，所述阻断墙309横向的一个侧壁与所述介电墙308横向的一个侧壁齐平。也就是说，所述阻断墙309偏置的位于所述介电墙308的顶部，且不位于所述第一栅极307的正上方，在提高接触插塞315与第二栅极314的连接工艺窗口的同时，增大了第一栅极307与第二栅极314的接触面积，有利于提高半导体结构的电流特性。
具体的，所述阻断墙309位于所述介电墙308横向的第一端e。
本实施例中，所述第一端e位于所述第一区域I中，第二端f位于所述第二区域II中，相应的所述阻断墙309偏置的位于所述介电墙308横向的第一端e上，增大了所述接触插塞315与第二区域II的第二栅极314的接触工艺窗口，优化半导体结构的形成工艺，提高半导体结构的电学性能。其他实施例中，所述阻断墙还可以偏置的位于所述介电墙横向的第二端上，增大了所述接触插塞与第一区域I的第三栅极结构的接触工艺窗口，优化半导体结构的形成工艺，提高半导体结构的电学性能。
需要说明的是，所述阻断墙309的横向尺寸不宜过大也不宜过小。若所述阻断墙309的横向尺寸过大，所述阻断墙309在横向上占据的区域过大，相应的所述第二栅极314在横向上占据的区域过小，接触插塞315与第二区域II的第二栅极314接触的工艺窗口较小，形成接触插塞315的过程中，即使存在微小的套刻误差易导致接触插塞315形成在阻断墙309上，接触插塞315与第二栅极314的接触电阻较高，导致半导体结构的电学性能不佳。若所述阻断墙309的横向尺寸过小，所述阻断墙309不能很好的电隔离第一型晶体管中的第二栅极314与第二型晶体管中的第二栅极314，导致半导体结构的电学性能不佳。本实施例中，所述阻断墙309的横向尺寸为14纳米至20纳米。
所述半导体结构还包括：介电层316，位于所述接触插塞315侧部的所述第二栅极314上。
所述介电层316用于将接触插塞315电隔离。本实施例中，介电层316为绝缘材料。具体地，本实施例中，介电层316的材料为氧化硅。
所述半导体结构还包括：鳍部302，位于所述衬底300和所述第一沟道层301之间。
本实施例中，鳍部302的材料与衬底300的材料相同。其他实施例中，鳍部的材料还可以和衬底的材料不相同。
所述鳍部302用于将多个所述第一沟道层301与所述衬底300间隔设置。
隔离层305，位于所述鳍部302之间的所述衬底300上，且所述隔离层305覆盖所述鳍部302的侧壁。
所述隔离层305形成在所述鳍部302之间的所述衬底300上，能够电隔离相邻所述鳍部302。
本实施例中，隔离层305的材料为绝缘材料。具体地，本实施例中，隔离层305的材料为氧化硅。
所述半导体结构还包括：线形氧化层317(liner oxide)，位于所述鳍部302和所述隔离层305之间，以及所述衬底300和所述隔离层305之间。
所述线形氧化层317用于修复所述鳍部302表面和所述衬底300表面的晶格损伤，提高鳍部302的形成质量。
本实施例中，所述线形氧化层317的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成线形氧化层317的工艺难度和工艺成本。
所述半导体结构还包括：隔离结构306，位于所述鳍部302与所述第一栅极307之间。
所述隔离结构306用于将第一栅极307和鳍部302电隔离，使得在半导体结构工作时，第一栅极307和鳍部302之间不易产生寄生电容。
所述半导体结构还包括相邻的第三区域III和第四区域IV。后续在所述第三区域III和第四区域IV中形成的晶体管的导电类型不相同。
所述第三区域III和第四区域IV中的基底包括：衬底300；一个或多个第二沟道层601，沿所述衬底300表面法线方向，间隔悬置于所述衬底300上；第一栅极307，全包围所述第二沟道层601；所述介电墙308，贯穿所述第三区域III和第四区域IV交界处的所述第二沟道层601和第一栅极307。
需要说明的是，多个所述第二沟道层601，在所述衬底300表面法线方向上相间隔。
相应的，所述鳍部302用于将多个所述第二沟道层601与所述衬底300间隔设置。
参考图7，示出了本发明半导体结构第二实施例的结构示意图。
本发明实施例与第一实施例的相同之处在此不再赘述，与第一实施例的不同之处在于：
所述半导体结构还包括：侧墙材料层408，位于所述阻断墙403中靠近介电墙410第一端e的侧壁上，且所述侧墙材料层408的底部与所述第一栅极407接触。
所述侧墙材料层408和阻断墙403一同用于阻断第二栅极414，与仅采用阻断墙阻断第二栅极的情况相比，具有更好的阻断效果。
具体的，所述侧墙材料层408的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述侧墙材料层408的材料包括掺杂碳的SiN或掺杂氧的SiN。所述侧墙材料层408的材料与阻断墙403的材料相同，使得所述侧墙材料层408和所述阻断墙403的粘附性较好，有利于提高侧墙材料层408的工艺兼容性。
需要说明的是，所述侧墙材料层408的横向尺寸不宜过大也不宜过小。若所述侧墙材料层408横向尺寸，需花费过多的工艺时间形成所述侧墙材料层408，不利于提高半导体结构的形成效率，且所述侧墙材料层408横向尺寸过大，会过多的占据所述第一区域I的第一栅极407顶部的区域，所述第二栅极414与第一区域的第一栅极407的接触面积较小，相应的接触电阻较大，导致半导体结构的电流特性不佳。若所述侧墙材料层408过薄，与仅采用阻断墙电隔离阻断墙横向两侧的第二栅极相比，所述侧墙材料层408和阻断墙403一同电隔离第二栅极414的效果提升不显著，所述阻断墙403横向两侧的第二栅极414仍易桥接，导致半导体结构的电学性能不佳。本实施例中，所述侧墙材料层408的横向尺寸为1纳米至5纳米。
需要说明的是，所述侧墙材料层408还位于所述介电墙403的顶部，因此所述侧墙材料层408与阻断墙403相结合，与仅有阻断墙的情况相比，能够电隔离较大厚度的所述第二栅极414。
图8至图14是本申请实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图8，提供基底，所述基底包括相邻的第一区域I和第二区域II，所述基底包括：衬底100；一个或多个第一沟道层101，沿所述衬底100表面法线方向，间隔悬置于所述衬底100上；第一栅极结构104，全包围所述第一沟道层101；初始介电墙103，贯穿所述第一区域I和第二区域II交界处的所述第一沟道层和第一栅极结构104。
本实施例中，第一区域I用于形成第一型晶体管，第二区域II用于形成第二型晶体管，第一型晶体管和第二型晶体管的导电类型不同。具体的。第一型晶体管为PMOS(Positive Channel Metal Oxide Semiconductor)，第二型晶体管为NMOS(Negativechannel Metal Oxide Semiconductor)。
衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
在半导体结构工作时，所述第一沟道层101用作沟道区。
本实施例中，第一沟道层101的材料为硅；其他实施例中，第一沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
需要说明的是，多个所述第一沟道层101，在所述衬底100表面法线方向上相间隔。
后续刻蚀部分厚度的所述第一栅极结构104，形成第二栅极结构，后续在所述第二栅极结构上形成第三栅极结构，在半导体结构工作时，所述第二栅极结构和第三栅极结构共同控制沟道的开启与断开。
本实施例中，所述第一栅极结构104包括形成在所述第一沟道层101表面的功函数层110和包围所述功函数层110的初始金属栅极层111。
在半导体结构工作时，所述功函数层110用于控制半导体结构的阈值电压，初始金属栅极层111用于控制沟道的开启与断开。
需要说明的是，本实施例中，所述功函数层110的厚度较厚，所述功函数层110将所述第一沟道层101和所述第一沟道层101之间的区域填充满，在半导体结构工作时，使得功函数层310能够更精准的调节第一区域的第一型晶体管的阈值电压。其他实施例中，所述功函数层较薄，在所述衬底表面法线方向上，在所述功函数层之间还形成有初始金属栅极层。
提供基底的步骤中，所述第一栅极结构104两侧具有贯穿多个所述第一沟道层101的源漏掺杂层(图中未示出)。
在半导体结构工作时，所述源漏掺杂层用于为沟道提供应力，提高沟道中载流子的迁移速率。
具体的，位于所述第一区域I中的为第一源漏掺杂层，位于所述第二区域II中的为第二源漏掺杂层。
第一区域I用于形成PMOS，第一源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，第一源漏掺杂层为沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。第二区域II用于形成NMOS，第二源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，第二源漏掺杂层为沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
初始介电墙103，用于将第一区域I和第二区域II的第一沟道层101和第一栅极结构104电隔离。
本实施例中，以平行于衬底100表面且垂直于初始介电墙103的延伸方向为横向，初始介电墙103形成在第一区域I和第二区域II交界处的衬底100上，使得第一型晶体管和第二型晶体管之间不需要预留过多的横向尺寸，能够提高衬底100平面的利用率，半导体结构的集成度较高，有利于降低半导体结构的能耗。
本实施例中，初始介电墙103的材料为低K介质材料。(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)，低K介质材料的绝缘性能优越，在半导体结构工作时，第一型晶体管中的第二栅极结构和第三栅极结构与第二型晶体管中的第二栅极结构和第三栅极结构之间的电容耦合效应较弱，有利于提升半导体结构的电学性能。
具体的，初始介电墙103的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN和掺杂氧的SiN中的一种或多种。本实施例中，初始介电墙103的材料包括掺杂碳的SiN和掺杂氧的SiN。
需要说明的是，提供初始介电墙103的步骤中，初始介电墙103的横向尺寸不宜过大也不宜过小。若初始介电墙103的横向尺寸过大，初始介电墙103占据的半导体结构的衬底100表面面积过大，不利于提高半导体结构的集成度，相应的在半导体结构工作时，半导体结构的能耗不易降低。后续刻蚀所述初始介电墙103，位于所述第二栅极结构中的所述初始介电墙103的作为介电墙，若初始介电墙103的横向尺寸过小，相应的所述介电墙的横向尺寸过小，所述介电墙不能很好的电隔离第一型晶体管中的第二栅极结构和第二型晶体管中的第二栅极结构，第一型晶体管的第二栅极结构和第二型晶体管的第二栅极结构之间易存在漏电流，导致半导体结构的电学性能不佳。
需要说明的是，所述初始介电墙103贯穿所述第一区域I和第二区域II交界处的所述第一沟道层101和第一栅极结构104，相应的初始介电墙103能够使得第一源漏掺杂层和第二源漏掺杂层不易桥接，有利于提高半导体结构的电学性能。
需要说明的是，提供基底的步骤中，所述基底还包括：鳍部102，位于所述衬底100和所述第一沟道层101之间。
本实施例中，鳍部102的材料与衬底100的材料相同。其他实施例中，鳍部的材料还可以和衬底的材料不相同。
所述鳍部102用于将多个所述第一沟道层101与所述衬底100间隔设置。
隔离层105，位于所述鳍部102之间的所述衬底100上，且所述隔离层105覆盖所述鳍部102的侧壁。
所述隔离层105形成在所述鳍部102之间的所述衬底100上，能够电隔离所述鳍部102。
本实施例中，隔离层105的材料为绝缘材料。具体地，本实施例中，隔离层105的材料为氧化硅。
提供基底的步骤中，在所述鳍部102和所述隔离层105之间，以及所述衬底100和所述隔离层105之间形成有线形氧化层117(liner oxide)。
所述线形氧化层117用于修复所述鳍部102表面和所述衬底100表面的晶格损伤，提高鳍部102的形成质量。
本实施例中，所述线形氧化层117的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成线形氧化层117的工艺难度和工艺成本。
提供基底的步骤中，在所述鳍部102与所述第一栅极107之间形成有隔离结构106。
所述隔离结构106用于将第一栅极107和鳍部102电隔离，使得在半导体结构工作时，第一栅极107和鳍部102之间不易产生寄生电容。
提供基底的步骤中，所述基底还包括相邻的第三区域III和第四区域IV。所述第三区域III和第四区域IV中形成的晶体管的导电类型不相同。
所述第三区域III和第四区域IV中的基底包括：衬底100；一个或多个第二沟道层501，沿所述衬底100表面法线方向，间隔悬置于所述衬底100上；第一栅极结构104，全包围所述第二沟道层501；初始介电墙103，贯穿所述第三区域III和第四区域IV交界处的所述第二沟道层501和第一栅极结构104。
需要说明的是，多个所述第二沟道层501，在所述衬底100表面法线方向上相间隔。
参考图9，刻蚀部分厚度的所述第一栅极结构104，形成第二栅极结构107，所述第二栅极结构107全包围所述第一沟道层101，且露出所述初始介电墙103的部分侧壁。
所述第二栅极结构107露出所述初始介电墙103的部分侧壁，为后续刻蚀露出所述第二栅极结构107的所述初始介电103墙横向一端，形成阻断墙和介电墙做准备。
本实施例中，采用干法刻蚀工艺刻蚀部分厚度的所述第一栅极结构104，形成第二栅极结构107。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二栅极结构107的形貌满足工艺需求，且采用干法刻蚀工艺去除部分厚度的第一栅极结构104，有利于精确控制所述第一栅极结构104的去除厚度。其他实施例中，还可以采用湿法刻蚀工艺刻蚀部分厚度的所述第一栅极结构，形成第二栅极结构。湿法刻蚀工艺为各向同性刻蚀，使得刻蚀形成的第二栅极结构表面的水平性更好使得刻蚀形成的第二栅极结构表面的平坦度更好，湿法刻蚀工艺具有较高的刻蚀速率，采用低浓度的湿法刻蚀刻蚀容易溶液还有利于能够控制去除的第一栅极结构的去除104的厚度。
具体的，刻蚀部分厚度的所述第一栅极结构104，形成所述第二栅极结构107的步骤中，刻蚀所述初始金属栅极层111，形成金属栅极层112，相应的，所述第二栅极结构107包括功函数层110和金属栅极层112。
需要说明的是，刻蚀部分厚度的所述第一栅极结构104，形成第二栅极结构107的步骤中，所述第一栅极结构104的被刻蚀速率大于所述初始介电墙103的被刻蚀速率，从而所述初始介电墙103不易受损伤。
参考图10和图11，以平行于所述衬底100表面，且垂直于所述初始介电墙103的延伸方向为横向，刻蚀露出所述第二栅极结构的所述初始介电墙103横向一端，露出所述第二栅极结构107的剩余所述初始介电墙103作为阻断墙109，位于所述第二栅极结构107中剩余的所述初始介电墙103作为介电墙108。
所述第二栅极结构107露出所述初始介电墙103的部分侧壁，刻蚀所述初始介电墙103横向一端的部分厚度，露出所述第二栅极结构107的剩余所述初始介电墙103作为阻断墙109，后续在所述第二栅极结构107上形成第三栅极结构，所述第三栅极结构露出所述阻断墙109的顶部。所述阻断墙109为刻蚀所述初始介电墙103形成的，相应的所述阻断墙109仅位于所述介电墙108的正上方，所述阻断墙109在电隔离所述第三栅极结构的同时，所述阻断墙109占据的半导体结构平面区域较小，，使得半导体结构的集成度较高，且因为阻断墙109为刻蚀露出所述第二栅极结构107的初始介电墙103形成的，使得所述第二栅极结构107不易受损伤，在半导体结构工作时，所述第二栅极结构107和第三栅极结构能够很好的控制沟道的开启与断开，有利于提高半导体结构性能的均一性和电学性能。此外，阻断墙109位于所述介电墙108的顶部，在半导体结构工作时，阻断墙109不易对沟道产生应力，使得沟道中载流子的迁移速率易满足工艺需求，有利于提高半导体结构的电学性能。
所述阻断墙109为刻蚀露出第二栅极结构107的所述初始介电墙103横向一端形成的，相应的，在所述衬底100表面法线方向上，所述阻断墙109横向上的一个侧壁与所述介电墙108横向上的一个侧壁齐平，也就是说阻断墙109偏置的位于所述介电墙108的顶部，且所述阻断墙109横向上的另一个侧壁不位于所述第一栅极107的正上方，也就是说，所述阻断墙109偏置的位于所述介电墙108的顶部，后续在所述第三栅极结构上形成接触插塞，有利于提高接触插塞与第三栅极结构的连接工艺窗口，且增大了第一栅极307与第二栅极314的接触面积，有利于提高半导体结构的电流特性。
本实施例中，所述阻断墙109和介电墙108能够较好的电隔离第二栅极结构107和第三栅极结构。
本实施例中，形成所述介电墙108的步骤中，所述介电墙108包括横向相对的第一端e和第二端f，所述阻断墙109位于所述介电墙108横向的第一端e。
本实施例中，所述第一端e位于所述第一区域I中，第二端f位于所述第二区域II中，相应的所述阻断墙109偏置的位于所述介电墙108横向的第一端e上，增大了所述接触插塞与第二区域II的第三栅极结构的接触工艺窗口，优化半导体结构的形成工艺，提高半导体结构的电学性能。其他实施例中，所述阻断墙还可以偏置的位于所述介电墙横向的第二端上，增大了所述接触插塞与第一区域I的第三栅极结构的接触工艺窗口，优化半导体结构的形成工艺，提高半导体结构的电学性能。
本实施例中，所述阻断墙109和介电墙108由刻蚀所述初始介电墙103而来，因此所述阻断墙109和介电层108的材料相同。
具体的，刻蚀露出所述第二栅极结构107的所述初始介电墙103横向一端，形成阻断墙109的步骤包括：如图10所示，在所述初始介电墙103和第二栅极结构107上形成掩膜层113，所述掩膜层113露出所述初始介电墙103横向的一端；如图11所示，以所述掩膜层113为掩膜刻蚀露出所述第二栅极结构107的所述初始介电墙103横向一端，形成所述阻断墙109。
本实施例中，以所述掩膜层113为掩膜，采用各向异性的干法刻蚀工艺刻蚀露出所述第二栅极结构107的所述初始介电墙103横向一端，形成阻断墙109。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述阻断墙109的形貌满足工艺需求。且采用干法刻蚀工艺刻蚀所述第二栅极结构107露出的部分横向尺寸的所述初始介电墙103的过程中，能够以所述第二栅极结构107的顶部为刻蚀停止位置，使得所述第二栅极结构107损伤较小，在半导体结构工作时，第二栅极结构107能够很好的控制沟道的开启与断开。
本实施例中，所述掩膜层113露出所述初始介电墙103横向的一端，所述掩膜层113包括有机材料层1131、位于所述有机材料层1131上的抗反射涂层1132以及位于所述抗反射涂层1132上的光刻胶层1133。
本实施例中，所述有机材料层1131包括：SOC(spin on carbon，旋涂碳)、ODL(organic dielectric layer，有机介电层)材料、光刻胶、、DUO(Deep UV Light AbsorbingOxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
本实施例中抗反射涂层1132包括：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料。
需要说明的是，其他实施例中，形成所述阻断墙的步骤还包括：刻蚀露出所述第二栅极结构的所述初始介电墙横向一端后，对所述第二栅极结构露出的所述初始介电墙的侧壁进行横向修剪处理(trim)，露出所述第二栅极结构的剩余所述初始介电墙作为所述阻断墙。
对所述第二栅极结构露出的所述初始介电墙的侧壁进行横向修剪处理，来微调所述阻断墙的横向尺寸，使得所述阻断墙的横向尺寸满足设计尺寸，增大后续形成的接触插塞与第三栅极结构的接触空间，降低接触插塞的形成难度。
本实施例中，采用各向同性的干法刻蚀工艺对所述第二栅极结构露出的所述阻断墙的侧壁进行横向修剪处理，来微调所述阻断墙的横向尺寸。
本实施例中，所述阻断墙109的材料为掺杂碳的SiN和掺杂氧的SiN，相应的刻蚀气体包括CHF3和CH2F2。
需要说明的是，其他实施例中，形成所述阻断墙的步骤还可以不包括对所述第二栅极结构露出的所述初始介电墙进行横向修剪处理。
需要说明的是，形成所述阻断墙109的步骤中，所述阻断墙109的横向尺寸不宜过大也不宜过小。后续在所述阻断墙109露出的所述第二栅极结构107上形成第三栅极结构，若所述阻断墙109的横向尺寸过大，所述阻断墙109在横向上占据的区域过大，相应的所述第三栅极结构在横向上占据的区域过小，后续形成的接触插塞与第二区域II的第三栅极结构接触的工艺窗口较小，形成接触插塞的过程中，即使存在微小的套刻误差易导致接触插塞形成在阻断墙109上，接触插塞与第三栅极结构的接触电阻较高，导致半导体结构的电学性能不佳。若所述阻断墙109的横向尺寸过小，所述阻断墙109不能很好的电隔离后续形成在阻断墙109横向两侧的第三栅极结构，导致半导体结构的电学性能不佳。本实施例中，所述阻断墙109的横向尺寸为14纳米至20纳米。
需要说明的是，刻蚀所述第二栅极结构107露出的部分横向尺寸的所述初始介电墙103，形成介电墙108的步骤中，去除所述第三区域III和第四区域IV中露出所述第二栅极结构107的初始介电墙103。
刻蚀露出所述第二栅极结构107的所述初始介电墙103横向一端，形成阻断墙的步骤中，去除所述第三区域III和第四区域IV中露出所述第二栅极结构107的初始介电墙103。相应的，在所述第二栅极结构107上形成第三栅极结构的步骤中，形成在第三区域III和第四区域IV中的第三栅极结构相连接。
需要说明的是，所述半导体结构的形成方法还包括：形成所述阻断墙109后，去除所述掩膜层113。
本实施例中，所述掩膜层113包括有机材料层1131、位于所述有机材料层1131上的抗反射涂层1132以及位于所述抗反射涂层1132上的光刻胶层1133。相应的，采用灰化工艺去除所述掩膜层113。
参考图12，在所述第二栅极结构107上形成第三栅极结构114，所述第三栅极结构114露出所述阻断墙109的顶部。
所述第三栅极结构114和第二栅极结构107共同作为半导体结构的栅极结构。在半导体结构工作时，第三栅极结构114和第二栅极结构107用于控制沟道的开启与断开。
此外，所述第三栅极结构114露出所述阻断墙109的顶部，在半导体结构工作时，所述阻断墙109和介电墙108能够在横向上阻断第一区域I以及第二区域II的所述第二栅极结构107和第三栅极结构114，使得半导体结构的电学性能满足工艺需求。
具体的，所述第三栅极结构114的材料包括W、Co和Ru中的一种或多种。本实施例中，所述第三栅极结构114的材料包括W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
在所述第二栅极结构107上形成第三栅极结构114的步骤包括：在所述第二栅极结构107和所述阻断墙109上形成栅极材料层(图中未示出)；去除高于所述阻断墙的所述栅极材料层，剩余的所述栅极材料层作为第三栅极结构114。
本实施例中，采用电镀工艺(Electroplating，ECP)在所述第二栅极结构107和所述阻断墙109上形成栅极材料层，电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
本实施例中，采用化学机械平坦化工艺(chemical mechanical planarization，CMP)去除高于所述阻断墙109的所述栅极材料层。化学机械平坦化工艺是一种全局表面平坦化技术，用于提高所述第三栅极结构114顶部的平坦度，且平坦化过程中，能够以所述阻挡墙109的顶部为停止位置。其他实施例中，还可以采用干法刻蚀工艺去除高于所述阻断墙的所述栅极材料层。
参考图13和图14，在所述第二端f背离所述第一端一侧的所述第三栅极结构114顶部形成接触插塞115。
接触插塞115用于将第三栅极结构114与后段互连结构连接，也就是说，将第三栅极结构114和第二栅极结构107一并与后段互连结构连接。所述阻断墙109为刻蚀露出所述第二栅极结构114的所述初始介电墙103横向一端的部分厚度形成的，相应的，所述阻断墙109偏置的位于所述介电墙108横向的一端，有利于增大所述阻断墙109第三栅极结构114与接触插塞115的接触的工艺空间，优化半导体结构的形成工艺，提高半导体结构的电学性能。
具体的，形成所述接触插塞115的步骤包括：在所述阻断墙109和第三栅极结构114上形成介电层116；刻蚀所述介电层116，形成露出所述第二区域II的所述第三栅极结构114的开口；在所述开口中形成接触插塞115。
所述介电层116用于将接触插塞115电隔离。
本实施例中，介电层116为绝缘材料。具体地，本实施例中，介电层116的材料为氧化硅。
本实施例中，接触插塞115的材料为导电材料。具体的，所述接触插塞115包括W、Co和Ru中的一种或多种。本实施例中，所述接触插塞115的材料为W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
图15至图17是本申请实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本实施例与第一实施例的相同之处在此不再赘述，不同之处在于：
参考图15，所述半导体结构的形成方法还包括：刻蚀部分厚度的所述第一栅极结构，形成第二栅极结构207后，刻蚀露出所述第二栅极结构207的所述初始介电墙203横向一端前，在所述初始介电墙203和初始介电墙203露出的所述第二栅极结构207上保形覆盖侧墙材料层208。
后续刻蚀露出所述第二栅极结构207的所述初始介电墙203横向一端，形成阻断墙的过程中，刻蚀所述初始介电墙203一个横向侧壁上的所述侧墙材料层208，保留所述初始介电墙203另一个横向侧壁上的所述侧墙材料层208，所述初始介电墙203另一个横向侧壁上的所述侧墙材料层208用于增大后续形成的阻断墙的横向尺寸。
本实施例中，刻蚀所述初始介电墙203位于第二区域II的侧壁上的所述侧墙材料层208，保留所述初始介电墙203位于第一区域I的侧壁上的所述侧墙材料层208。其他实施例中，还可以刻蚀所述初始介电墙位于第一区域I的侧壁上的所述侧墙材料层，保留所述初始介电墙位于第二区域II的侧壁上的所述侧墙材料层。
具体的，所述侧墙材料层208的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述侧墙材料层208的材料包括掺杂碳的SiN或掺杂氧的SiN。所述侧墙材料层208的材料与初始介电墙203的材料相同，所述侧墙材料层208和所述初始介电墙203的粘附性较好，有利于提高侧墙材料层208的工艺兼容性。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述侧墙材料层208。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高侧墙材料层208的厚度均一性，使侧墙材料层208的能够保形覆盖在所述第二栅极结构207和露出所述第二栅极结构207的初始介电墙203上；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述侧墙材料层208的保形覆盖能力。
需要说明的是，形成所述侧墙材料层208的步骤中，所述侧墙材料层208不宜过厚也不宜过薄。若所述侧墙材料层208过厚，需花费过多的工艺时间形成所述侧墙材料层208，后续刻蚀所述初始介电墙203横向一端的过程中，需花费过多的工艺时间去除所述第二区域II中初始介电墙203顶部的所述侧墙材料层208，不利于提高半导体结构的形成效率；此外，若所述侧墙材料层208过厚，会过多的占据所述第一区域I的第二栅极结构207顶部的区域，导致后续形成的第三栅极结构与第一区域的第二栅极结构207的接触面积较小，相应的接触电阻较大。后续刻蚀露出所述第二栅极结构207的所述初始介电墙203横向一端以及第二区域II的第二栅极结构207上的所述侧墙材料层203，露出所述第二栅极结构207的剩余的所述侧墙材料层208和初始介电墙203作为阻断墙，在所述阻断墙两侧形成第三栅极结构，所述阻断墙209用于电隔离第三栅极结构。若所述侧墙材料层208过薄，所述侧墙材料层208用于增大阻断墙横向尺寸的作用不显著，不利于提高阻断墙209电隔离两侧的第三栅极结构，所述阻断墙两侧的第三栅极结构易桥接，导致半导体结构的电学性能不佳。本实施例中，所述侧墙材料层208的厚度为1纳米至5纳米。
参考图16和图17，刻蚀露出所述第二栅极结构207的所述初始介电墙203横向一端，形成阻断墙209的步骤中，还刻蚀所述第二栅极结构207表面的所述侧墙材料层208，以及所述初始介电墙203一个横向侧壁上的所述侧墙材料层208，露出所述第二栅极结构207的剩余的所述初始介电墙203和所述侧墙材料层208作为所述阻断墙209。
刻蚀露出所述第二栅极结构207的所述初始介电墙203横向一端的部分厚度，形成阻断墙209的步骤包括：在所述初始介电墙203和第二栅极结构207上形成掩膜层213，所述掩膜层213露出所述初始介电墙203横向的一端；刻蚀所述掩膜层213露出的所述初始介电墙203和侧墙材料层208，剩余的高于所述第二栅极结构207的所述初始介电墙203和所述侧墙材料层208作为阻断墙209。
本实施例中，所述掩膜层213露出所述初始介电墙203横向的一端，所述掩膜层213包括有机材料层2131、位于所述有机材料层2131上的抗反射涂层2132以及位于所述抗反射涂层2132上的光刻胶层2133。
所述半导体结构的形成方法还包括：形成所述阻断墙209后，去除所述掩膜层213。
需要说明的是，本实施例中，形成所述阻断墙209的步骤中，去除的是所述初始介电墙203位于所述第二区域II的侧壁上的侧墙材料层208。其他实施例中，后续形成与第一区域I的第三栅极结构连接的接触插塞，形成所述阻断墙的步骤中，还可以去除所述初始介电墙位于所述第一区域的侧壁上的侧墙材料层。
本实施例中，形成所述阻断墙209后，所述侧墙材料层208还位于剩余的所述初始介电墙203的顶部，因此所述侧墙材料层208还起到了增大阻断墙209高度的作用，能够电隔离较大厚度的所述第三栅极结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域；
一个或多个第一沟道层，沿所述衬底表面法线方向，间隔悬置于所述衬底上；
第一栅极，位于所述衬底上，且所述第一栅极全包围所述第一沟道层；
介电墙，贯穿所述第一区域和第二区域交界处的所述第一沟道层和第一栅极，以平行于所述衬底表面，且垂直于所述介电墙的延伸方向为横向；
阻断墙，位于所述介电墙顶部横向的一端，所述阻断墙在所述衬底上的投影位于所述介电墙在所述衬底上的投影中；
第二栅极，位于所述阻断墙侧部的所述第一栅极和介电墙上，且露出所述阻断墙的顶部。
2.如权利要求1所述的半导体结构，其特征在于，所述介电墙包括横向相对的第一端和第二端，所述阻断墙位于所述介电墙横向的第一端；
所述半导体结构还包括：侧墙材料层，位于阻断墙中靠近所述介电墙第一端的侧壁上，且所述侧墙材料层的底部与所述第一栅极接触。
3.如权利要求2所述的半导体结构，其特征在于，所述侧墙材料层还位于所述阻断墙的顶部。
4.如权利要求2所述的半导体结构，其特征在于，所述侧墙材料层的横向尺寸为1纳米至5纳米。
5.如权利要求2所述的半导体结构，其特征在于，所述侧墙材料层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。
6.如权利要求1或2所述的半导体结构，其特征在于，在垂直于所述衬底表面法线方向上，所述阻断墙横向的一个侧壁与所述介电墙横向的一个侧壁齐平。
7.如权利要求1或2所述的半导体结构，其特征在于，所述阻断墙的横向尺寸为14纳米至20纳米。
8.如权利要求1所述的半导体结构，其特征在于，所述介电墙包括横向相对的第一端和第二端，所述阻断墙位于所述介电墙横向的第一端；
所述半导体结构还包括：接触插塞，位于所述第二端背离所述第一端一侧的所述第二栅极的顶部。
9.如权利要求1所述的半导体结构，其特征在于，所述衬底还包括相邻的第三区域和第四区域；
所述半导体结构包括：一个或多个第二沟道层，沿所述衬底表面法线方向，间隔悬置于所述衬底上，所述第一栅极还全包围所述第二沟道层；
所述介电墙，贯穿所述第三区域和第四区域交界处的所述第二沟道层和第一栅极。
10.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的第一区域和第二区域，所述基底包括：衬底；一个或多个第一沟道层，沿所述衬底表面法线方向，间隔悬置于所述衬底上；第一栅极结构，全包围所述第一沟道层；初始介电墙，贯穿所述第一区域和第二区域交界处的所述第一沟道层和第一栅极结构；
刻蚀部分厚度的所述第一栅极结构，形成第二栅极结构，所述第二栅极结构全包围所述第一沟道层，且露出所述初始介电墙的部分侧壁；
以平行于所述衬底表面，且垂直于所述初始介电墙的延伸方向为横向，刻蚀露出所述第二栅极结构的所述初始介电墙横向一端，露出所述第二栅极结构的剩余所述初始介电墙作为阻断墙，位于所述第二栅极结构中剩余的所述初始介电墙作为介电墙；
在所述第二栅极结构上形成第三栅极结构，所述第三栅极结构露出所述阻断墙的顶部。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：刻蚀部分厚度的所述第一栅极结构，形成第二栅极结构后，刻蚀露出所述第二栅极结构的所述初始介电墙横向一端前，在所述初始介电墙和初始介电墙露出的所述第二栅极结构上保形覆盖侧墙材料层；
刻蚀露出所述第二栅极结构的所述初始介电墙横向一端，形成阻断墙的步骤中，还刻蚀所述第二栅极结构表面的所述侧墙材料层，以及所述初始介电墙一个横向侧壁上的所述侧墙材料层，露出所述第二栅极结构的剩余的所述初始介电墙和所述侧墙材料层作为所述阻断墙。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺形成所述侧墙材料层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述侧墙材料层的步骤中，所述侧墙材料层的厚度为1纳米至5纳米。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，所述侧墙材料层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。
15.如权利要求10或11所述的半导体结构的形成方法，其特征在于，刻蚀露出所述第二栅极结构的所述初始介电墙横向一端，形成阻断墙的步骤包括：在所述初始介电墙和第二栅极结构上形成掩膜层，所述掩膜层露出所述初始介电墙横向的一端；
以所述掩膜层为掩膜刻蚀所述初始介电墙，露出所述第二栅极结构的剩余所述初始介电墙作为所述阻断墙；
所述半导体结构的形成方法还包括：形成所述阻断墙后，去除所述掩膜层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀露出所述第二栅极结构的所述初始介电墙横向一端，露出所述第二栅极结构的剩余所述初始介电墙作为所述阻断墙。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，形成所述阻断墙的步骤还包括：刻蚀露出所述第二栅极结构的所述初始介电墙横向一端后，对所述第二栅极结构露出的所述初始介电墙的侧壁进行横向修剪处理，露出所述第二栅极结构的剩余所述初始介电墙作为所述阻断墙。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺对所述第二栅极结构露出的所述初始介电墙的侧壁进行横向修剪处理。
19.如权利要求10或11所述的半导体结构的形成方法，其特征在于，形成所述阻断墙的步骤中，所述阻断墙的横向尺寸为14纳米至20纳米。
20.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述第二栅极结构上形成第三栅极结构的步骤包括：
在所述第二栅极结构和所述阻断墙上形成栅极材料层；
去除高于所述阻断墙的所述栅极材料层，剩余的所述栅极材料层作为第三栅极结构。
21.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述介电墙的步骤中，所述介电墙包括横向相对的第一端和第二端，所述阻断墙位于所述介电墙横向的第一端；
所述半导体结构的形成方法还包括：在所述第二端背离所述第一端一侧的所述第三栅极结构顶部形成接触插塞。
22.如权利要求10所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底还包括相邻的第三区域和第四区域；
第三区域和第四区域的所述基底包括：衬底；一个或多个第二沟道层，沿所述衬底表面法线方向，间隔悬置于所述衬底上；所述第一栅极结构，全包围所述第二沟道层；所述初始介电墙，贯穿所述第三区域和第四区域交界处的所述第二沟道层和第一栅极结构；刻蚀露出所述第二栅极结构的所述初始介电墙横向一端，形成阻断墙的步骤中，去除所述第三区域和第四区域中露出所述第二栅极结构的初始介电墙。
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