CN116344449A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底包括沿第一方向排列的工作区和隔离区，基底包括衬底、以及凸立于衬底且沿第一方向延伸的鳍部，工作区和隔离区中的鳍部侧部的衬底中形成有掩埋式电源轨，掩埋式电源轨用于加载第一电位；在栅极开口的侧壁和底部、以及鳍部的顶部和侧壁形成栅介质层；在隔离区中，在掩埋式电源轨的顶部形成贯穿栅介质层和隔离层的接触孔；在栅极开口和接触孔中形成栅电极层，栅电极层与位于隔离区中的掩埋式电源轨电连接；在工作区的栅电极层的顶部形成栅极插塞，栅极插塞用于加载第二电位，第二电位和第一电位为相反电位。简化工艺步骤，降低了隔离区中的栅电极层与工作区中的相邻部件发生短接的概率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体集成电路(Integrated circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。
在集成电路发展过程中，通常随着功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时，几何尺寸(即利用工艺步骤可以产生的最小元件尺寸)也逐渐减小，诸如鳍式场效应晶体管(FinFET)等三维结构的设计成为本领域关注的热点。而且，为了制作尺寸更小、分布更密集的鳍部，现有技术引入了单扩散隔断(Single diffusion break，SDB)结构，单扩散隔断结构一般分布在沿鳍部的延伸方向上，通过刻蚀工艺去除鳍部的某些区域，在鳍部中形成一个或多个隔断沟槽，然后通过在隔断沟槽中填充绝缘材料，从而沿鳍部的延伸方向对鳍部进行分割，从而防止相邻源漏掺杂区之间的桥接(source-drain bridge)。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，基底包括沿第一方向排列的工作区和隔离区，基底包括衬底、以及凸立于衬底且沿第一方向延伸的鳍部；掩埋式电源轨，位于工作区和隔离区中的鳍部侧部的衬底中，掩埋式电源轨沿第一方向延伸，掩埋式电源轨用于加载第一电位；第一介质层，位于衬底和掩埋式电源轨顶部，且覆盖鳍部部分侧壁；第一开口，位于隔离区中，第一开口由第一介质层的侧壁和掩埋式电源轨的顶部围成，且第一开口露出掩埋式电源轨的顶面；栅极结构，分别横跨工作区和隔离区的鳍部，且隔离区的栅极结构用于作为隔断结构，栅极结构包括覆盖鳍部的部分顶部和部分侧壁、以及第一介质层顶部的栅介质层，还包括覆盖栅介质层的栅电极层，在隔离区中，栅电极层和掩埋式电源轨在衬底上的投影具有重叠部分，且栅电极层位于第一开口中，且位于隔离区中的栅电极层贯穿掩埋式电源轨顶部的栅介质层和第一介质层，并与掩埋式电源轨电连接；侧墙，位于栅极结构的侧壁；源漏掺杂层，位于栅极结构两侧的鳍部中且远离侧墙一侧；第二介质层，位于栅极结构露出的衬底上，第二介质层覆盖栅极结构的侧壁，且第二介质层的顶部与栅极结构的顶部相齐平；第二开口，贯穿位于源漏掺杂层顶部的第二介质层，且第二开口露出源漏掺杂层的顶面；源漏互连层，位于第二开口中，且源漏互连层与源漏掺杂层电连接；第三介质层，位于栅极结构和第二介质层的顶部；第三开口，位于工作区中，第三开口贯穿栅极结构顶部的第三介质层，且露出栅极结构的顶面；栅极插塞，位于第三开口中，栅极插塞与栅极结构相电连接，栅极插塞用于加载第二电位，第二电位和第一电位为相反电位。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底包括沿第一方向排列的工作区和隔离区，基底包括衬底、以及凸立于衬底且沿第一方向延伸的鳍部，工作区和隔离区中的鳍部侧部的衬底中形成有掩埋式电源轨，掩埋式电源轨沿第一方向延伸，掩埋式电源轨和衬底的顶部形成有隔离层，隔离层覆盖鳍部的部分侧壁，掩埋式电源轨用于加载第一电位；在工作区和隔离区的基底的顶部形成横跨鳍部、并覆盖鳍部部分顶部和部分侧壁的伪栅层，在隔离区中，伪栅层和掩埋式电源轨在衬底上的投影具有重叠部分；在伪栅层露出的隔离层上形成层间介质层；去除伪栅层，在层间介质层中形成栅极开口；在栅极开口的侧壁和底部、以及鳍部的顶部和侧壁形成栅介质层；在隔离区中，在掩埋式电源轨的顶部形成贯穿栅介质层和隔离层的接触孔；在栅极开口和接触孔中形成栅电极层，栅电极层覆盖栅介质层，且栅电极层与位于隔离区中的掩埋式电源轨电连接；在工作区的栅电极层的顶部形成栅极插塞，栅极插塞用于加载第二电位，第二电位和第一电位为相反电位。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，掩埋式电源轨位于工作区和隔离区中的鳍部侧部的衬底中，掩埋式电源轨沿第一方向延伸，且在隔离区中，栅极结构中的栅电极层与掩埋式电源轨电连接，因此可以直接通过掩埋式电源轨对所述隔离区中的栅极结构加载第一电位，使所述隔离区的栅极结构能够作为隔断结构，这省去了在隔离区的栅极结构的顶部形成栅极插塞的步骤，由于省去了在隔离区中的栅极结构的顶部形成栅极插塞，降低了隔离区中的栅极结构与工作区中的相邻部件发生短接的概率，进而提高了半导体结构的性能。
本发明实施例提供一种半导体结构的形成方法，在提供基底的步骤中，所述工作区和隔离区中的所述鳍部侧部的衬底中形成有掩埋式电源轨；接着在所述工作区和隔离区中形成栅介质层和栅电极层，其中，位于隔离区中的栅电极层与掩埋式电源轨电连接，因此可以直接通过掩埋式电源轨对所述隔离区中的栅电极层加载第一电位，使所述隔离区的栅电极层和栅介质层能够作为隔断结构，这省去了后续在隔离区的栅电极层的顶部形成栅极插塞的步骤，由于省去了在隔离区的栅电极层的顶部形成栅极插塞，降低了隔离区中的栅电极层与工作区中的相邻部件发生短接的概率，进而提高了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图4是本发明半导体结构一实施例的结构示意图；
图5至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1是一种半导体结构的结构示意图。
参考图1，所述半导体结构包括：基底，所述基底包括沿第一方向(如图1中X方向所示)排列的工作区10A和隔离区10B，所述基底包括衬底(图未示)、以及凸立于所述衬底且沿所述第一方向延伸的鳍部10；栅极结构11，分别横跨所述工作区10A和隔离区10B中的鳍部10；源漏掺杂层(图未示)，位于所述栅极结构11两侧的所述基底中；源漏互连层12，位于所述栅极结构11两侧并覆盖所述源漏掺杂层的顶部；第一栅极插塞13，位于所述隔离区10B的所述栅极结构11的顶部，所述第一栅极插塞13与所述栅极结构11电连接，所述第一栅极插塞13用于加载第一电位；第二栅极插塞16，位于所述工作区10A中的所述栅极结构11的顶部，所述第二栅极插塞16与所述栅极结构11电连接，所述第二栅极插塞16用于加载第二电位，所述第二电位和第一电位为相反电位。
所述第二电位和第一电位为相反电位，因此，隔离区10B的栅极结构11能够用于作为隔断结构。
但是，在目前的发展趋势下，器件密度的上升带来诸多问题。具体地，因为光刻机设备的制约，位于所述隔离区10B的所述栅极结构11的顶部的第一栅极插塞13的尺寸过大，不能满足第一栅极插塞13尺寸越来越小的工艺要求，也不能满足相邻栅极结构11的间隔越来越小的工艺要求，从而增大了第一栅极插塞13与相邻源漏互连层12发生短接的概率，相应增大了第一栅极插塞12与相邻源漏掺杂层发生短接的概率。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，基底包括沿第一方向排列的工作区和隔离区，基底包括衬底、以及凸立于衬底且沿第一方向延伸的鳍部，工作区和隔离区中的鳍部侧部的衬底中形成有掩埋式电源轨，掩埋式电源轨沿第一方向延伸，掩埋式电源轨和衬底的顶部形成有隔离层，隔离层覆盖鳍部的部分侧壁，掩埋式电源轨用于加载第一电位；在工作区和隔离区的基底的顶部形成横跨鳍部、并覆盖鳍部部分顶部和部分侧壁的伪栅层，在隔离区中，伪栅层和掩埋式电源轨在衬底上的投影具有重叠部分；在伪栅层露出的隔离层上形成层间介质层；去除伪栅层，在层间介质层中形成栅极开口；在栅极开口的侧壁和底部、以及鳍部的顶部和侧壁形成栅介质层；在隔离区中，在掩埋式电源轨的顶部形成贯穿栅介质层和隔离层的接触孔；在栅极开口和接触孔中形成栅电极层，栅电极层覆盖栅介质层，且栅电极层与位于隔离区中的掩埋式电源轨电连接；在工作区的栅电极层的顶部形成栅极插塞，栅极插塞用于加载第二电位，第二电位和第一电位为相反电位。
本发明实施例提供的形成方法中，在提供基底的步骤中，所述工作区和隔离区中的所述鳍部侧部的衬底中形成有掩埋式电源轨；接着在所述工作区和隔离区中形成栅介质层和栅电极层，其中，位于隔离区中的栅电极层与掩埋式电源轨电连接，因此可以直接通过掩埋式电源轨对所述隔离区中的栅电极层加载第一电位，使所述隔离区的栅电极层和栅介质层能够作为隔断结构，这省去了后续在隔离区的栅电极层的顶部形成栅极插塞的步骤，由于省去了在隔离区的栅电极层的顶部形成栅极插塞，降低了隔离区中的栅电极层与工作区中的相邻部件发生短接的概率，进而提高了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图4是本发明半导体结构一实施例的结构示意图，其中，图2是俯视图，图3是图2沿ab方向的剖视图，图4是图2沿ab方向的剖视图。
其中，为了便于图示，图2中仅示意出了栅电极层218、掩埋式电源轨200、鳍部202、隔离结构219、源漏互连层290和栅极插塞220。
所述半导体结构包括：基底，基底包括沿第一方向(如图2中X方向所示)排列的工作区200A和隔离区200B，基底包括衬底203、以及凸立于衬底203且沿第一方向延伸的鳍部202；掩埋式电源轨200，位于工作区200A和隔离区200B中的鳍部202侧部的衬底203中，掩埋式电源轨200沿第一方向延伸，掩埋式电源轨200用于加载第一电位；第一介质层201，位于衬底203和掩埋式电源轨200顶部，且覆盖鳍部202部分侧壁；第一开口(图未示)，位于隔离区200B中，第一开口由第一介质层201的侧壁和掩埋式电源轨200的顶部围成，且第一开口露出掩埋式电源轨200的顶面；栅极结构260，分别横跨工作区200A和隔离区200B的鳍部202，且隔离区200B的栅极结构260用于作为隔断结构，栅极结构260包括覆盖鳍部202的部分顶部和部分侧壁、以及第一介质层201顶部的栅介质层212，还包括覆盖栅介质层212的栅电极层218，在隔离区200B中，栅电极层218和掩埋式电源轨200在衬底203上的投影具有重叠部分，且栅电极层218位于第一开口中，且位于隔离区200B中的栅电极层218贯穿掩埋式电源轨200顶部的栅介质层212和第一介质层201，并与掩埋式电源轨200电连接；侧墙208，位于栅极结构260的侧壁；源漏掺杂层(图未示)，位于栅极结构260两侧的鳍部202中且远离侧墙208一侧；第二介质层209，位于栅极结构260露出的衬底203上，第二介质层209覆盖栅极结构260的侧壁，且第二介质层209的顶部与栅极结构260的顶部相齐平；第二开口(图未示)，贯穿位于源漏掺杂层顶部的第二介质层209，且第二开口露出源漏掺杂层的顶面；源漏互连层290，位于第二开口中，且源漏互连层290与源漏掺杂层电连接；第三介质层221，位于栅极结构260和第二介质层209的顶部；第三开口，位于工作区200A中，第三开口贯穿栅极结构260顶部的第三介质层221，且露出栅极结构260的顶面；栅极插塞220，位于第三开口中，栅极插塞220与栅极结构260相电连接，栅极插塞220用于加载第二电位，第二电位和第一电位为相反电位。
本实施例中，掩埋式电源轨200位于工作区200A和隔离区200B中的鳍部202侧部的衬底203中，掩埋式电源轨200沿第一方向延伸，且在隔离区200B中，栅极结构260中的栅电极层218与掩埋式电源轨200电连接，因此可以直接通过掩埋式电源轨200对所述隔离区200B中的栅极结构260加载第一电位，使所述隔离区200B的栅极结构260能够作为隔断结构，这省去了在隔离区200B的栅极结构260的顶部形成栅极插塞220的步骤，由于省去了在隔离区200B中的栅极结构260的顶部形成栅极插塞220，降低了隔离区200B中的栅极结构260与工作区200A中的相邻部件发生短接的概率，进而提高了半导体结构的性能。
本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底203以及凸出于衬底203的鳍部202。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部202的材料与所述衬底203的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述掩埋式电源轨200用于与隔离区200B中的栅电极层218实现电连接，可以直接通过掩埋式电源轨200对所述隔离区200B中的栅电极层加载第一电位。
本实施例中，所述提供基底的步骤中，所述基底包括器件单元区200C，所述器件单元区200C包括沿第一方向排列的工作区200A和隔离区200B。其中，在所述器件单元区200C，所述工作区200A共用栅极结构260。
本实施例中，在第二方向(如图2中Y方向所示)上的器件单元区200C边界处，所述衬底200中形成有沿所述第一方向延伸的所述掩埋式电源轨200，所述第二方向垂直于所述第一方向。
需要说明的是，在所述隔离区200B中与所述掩埋式电源轨200相连的外部互连结构通常位于所述器件单元区200C在第二方向上的边界处，因此，为了减少对传统电路设计的影响，所述掩埋式电源轨200位于所述器件单元区200C在第二方向上的边界处。
本实施例中，所述掩埋式电源轨200的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低掩埋式电源轨100的电阻，相应降低了功耗。在其他实施例中，掩埋式电源轨的材料还可以为钴、钌或镍等导电材料。
需要说明的是，以与所述鳍部202的延伸方向相垂直的方向为横向(也即第二方向)，所述掩埋式电源轨200的横向尺寸不宜过大，也不宜过小。如果所述掩埋式电源轨200的横向尺寸过大，在所述半导体结构的横向尺寸一定的情况下，则容易降低所述工作区200A中单位面积内的器件密度，从而影响半导体结构的性能；如果所述掩埋式电源轨200的横向尺寸过小，在所述半导体结构的形成工艺中，在所述隔离区200B的掩埋式电源轨200的顶部形成接触孔的过程中，容易导致工艺窗口变小，从而增大了形成所述接触孔的工艺难度，而且，使隔离区200B的栅电极层和掩埋式电源轨200实现电连接的工艺窗口相应也变小，同时，增大了与所述掩埋式电源轨200相接触的衬底203受到损伤的概率，从而影响了半导体结构的性能。为此，本实施例中，以与所述鳍部202的延伸方向相垂直的方向为横向，所述掩埋式电源轨200的横向尺寸为30纳米至100纳米。
本实施例中，所述半导体结构还包括：绝缘层206，位于所述衬底203和掩埋式电源轨200之间。
所述绝缘层206用于电隔离所述衬底203和掩埋式电源轨200，降低了所述掩埋式电源轨200与所述衬底203之间发生短路的风险。
本实施例中，所述绝缘层206的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述隔离层201用于隔离相邻器件。所述隔离层201用于作为浅沟槽隔离结构。本实施例中，所述隔离层201的材料为氧化硅。
所述第二介质层209用于隔离相邻器件。所述第二介质层209的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二介质层209的材料为氧化硅。
具体地，所述第二介质层209作为所述第一第二介质层。
在晶体管器件工作时，所述器件区200A中的栅极结构260用于控制导电沟道的开启或关断。
所述隔离区200B的栅极结构260用于作为隔断结构，从而电隔离相邻所述工作区200A中的晶体管。
需要说明的是，在所述隔离区200B形成的栅极结构260用于作为隔断结构，相较于现有切割鳍部，在隔离区的鳍部中形成隔断结构的方案，本实施例省去了切割所述隔离区200B中的鳍部200的工艺步骤，降低了切割工艺对所述鳍部200中导电沟道的影响，同时，也减少了切割工艺的过程中产生其他工艺缺陷的概率。
所述第一开口(图未示)为位于所述隔离区200B中的栅电极层218提供空间位置。
本实施例中，所述栅极结构260为金属栅极结构，所述器件栅极结构202包括栅介质层212以及覆盖所述栅介质层212的栅电极层218。
本实施例中，栅介质层212的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
栅电极层218用于后续与外部互连结构电连接。栅电极层218的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
需要说明的是，为了在所述隔离区200B中形成的栅电极层218与所述掩埋式电源轨200电连接，在所述隔离区200B中，所述栅电极层218和掩埋式电源轨200在所述衬底203上的投影具有重叠部分。
所述隔离区200B中的栅电极层218与所述掩埋式电源轨200电连接，而所述掩埋式电源轨200用于加载第一电位，从而通过所述掩埋式电源轨200对所述隔离区200B中的栅极结构260加载第一电位。
本实施例中，所述栅极结构260还包括：功函数层211，位于所述栅介质层212和栅电极层218之间，位于所述隔离区200B中的栅电极层218还贯穿所述功函数层211。
所述功函数层211用于调节所形成晶体管的阈值电压。
本实施例中，所述功函数层211的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
本实施例中，位于所述隔离区200B中的所述栅电极层218贯穿所述功函数层211，利于所述栅电极层218与所述掩埋式电源轨200的顶面实现电连接，同时，所述栅电极层218与所述掩埋式电源轨200相接触并直接电连接，降低了所述栅电极层218与掩埋式电源轨200之间的接触电阻，从而提高了半导体结构的性能。
本实施例中，所述半导体结构还包括：侧墙208，位于所述栅极结构260的侧壁。
所述侧墙208用于保护栅极结构260的侧壁。所述侧墙208可以为单层结构或叠层结构，所述侧墙208的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙208为单层结构，所述侧墙208的材料为氮化硅。
本实施例中，所述半导体结构还包括：隔离结构219，位于所述隔离区200B中，且贯穿所述栅极结构260，所述隔离结构219用于在所述栅极结构260的延伸方向对所述栅极结构260进行分割。
所述隔离结构219在沿所述第二方向(如图2中Y方向所示)上将所述隔离区200B中的所述栅极结构260进行分割，从而能够实现对所述隔离区200B中的栅极结构260单独控制的要求。
所述隔离结构219的材料包括氧化硅、氮化硅、氮氧化硅和碳氮化硅中的一种或多种。作为一种示例，所述隔离结构219的材料为氮化硅。
氧化硅、氮化硅、氮氧化硅和碳氮化硅均为绝缘材料，能够对相邻器件起到良好的隔离作用。
本实施例中，所述半导体结构还包括：源漏掺杂层(图未示)，所述源漏掺杂层位于所述器件栅极结构260两侧的基底中。所述源漏掺杂层用于作为晶体管的源区或漏区。
本实施例中，所述半导体结构还包括：源漏互连层290，位于相邻栅极结构260之间，并覆盖所述源漏掺杂层的顶部。具体地，所述源漏互连层290贯穿相邻所述栅极结构260之间的第二介质层209。
所述源漏互连层290与源漏掺杂层(图未示)电连接，用于使源漏掺杂层与外部电路或其他互连结构之间实现电连接。
由于省去了在隔离区200B中的栅极结构260的顶部形成栅极插塞的步骤，相应降低了隔离区200B中的栅极结构260与工作区200A中的相邻源漏互连层290发生短接的概率，进而提高了半导体结构的性能。
所述第二开口露出所述源漏掺杂层的顶面，所述第二开口为所述源漏互连层290提供空间位置。
本实施例中，所述半导体结构还包括：第三介质层221，位于所述栅极结构260、侧墙208和第二介质层209的顶部。
所述第三介质层221用于隔离位于所述工作区200A中的所述栅极插塞220。
所述第三介质层221的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第三介质层221的材料为氧化硅。
第三开口，位于所述工作区200A中，且露出所述栅极结构260的顶面，所述第三开口为所述栅极插塞220提供空间位置。
所述栅极插塞220用于实现工作区200A中的栅电极层218与外部电路或其他互连结构之间的电连接。
本实施例中，在所述工作区200A中，所述栅极插塞220贯穿位于所述栅极结构260顶部的第三介质层221。
本实施例中，所述栅极插塞220的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低栅极插塞220的电阻，相应降低了功耗。在其他实施例中，栅极插塞的材料还可以为钴、钌或镍等导电材料。
本实施例中，所述隔离区200B中形成的栅电极层218对相邻所述工作区200A起到电性隔离的作用。
具体的，所述掩埋式电源轨200用于加载第一电位，所述栅极插塞220用于加载第二电位，所述第二电位和第一电位为相反电位。
本实施例中，所述隔离区200B中的栅电极层218与所述掩埋式电源轨200电连接，并通过所述掩埋式电源轨200对所述隔离区200B中的栅极结构260加载第一电位，因此，通过使所述第二电位和第一电位为相反电位，使得隔离区200B两侧的器件区200A之间没有电流导通，从而使得所述隔离区200B中的栅极结构260能够作为隔断结构。
具体地，当器件区200A用于作为NMOS晶体管时，位于隔离区200B中的栅电极层218为了能够对相邻的NMOS晶体管起到电隔离效果，对隔离区200B中的栅电极层218加载的第一电位用于作为截断栅极电压，由于器件区200A中的NMOS晶体管需要加载正向的第二电位才能导通，因此，隔离区200B中的栅电极层218需要加载负向电压，使得隔离区200B两侧的器件区200A之间没有电流导通，进而位于隔离区200B中的栅电极层218能够达到电隔离的效果。
当器件区200A用于作为PMOS晶体管时，位于隔离区200B中的栅电极层218为了能够对相邻的PMOS晶体管起到电隔离效果，对隔离区100B中的栅电极层218加载的第一电位用于作为截断栅极电压，由于器件区100A中的PMOS晶体管需要加载负向的第二电位才能导通，因此，隔离区100B中的栅电极层118需要加载正向电压，使得隔离区200B两侧的器件区200A之间没有电流导通，进而位于隔离区200B中的栅电极层218能够达到电隔离的效果。
图5至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5至图6，其中，图5是俯视图，图6是图5沿AB方向的剖视图，提供基底，所述基底包括沿第一方向(如图5中X方向所示)排列的工作区100A和隔离区100B，所述基底包括衬底103、以及凸立于所述衬底103且沿所述第一方向延伸的鳍部102，所述工作区100A和隔离区100B中的所述鳍部102侧部的衬底103中形成有掩埋式电源轨100，所述掩埋式电源轨100沿所述第一方向延伸，所述掩埋式电源轨100和衬底103的顶部形成有隔离层101，所述隔离层101覆盖所述鳍部102的部分侧壁，所述掩埋式电源轨100用于加载第一电位。
所述基底用于为后续工艺制程提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底103以及凸出于衬底103的鳍部102。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部102的材料与所述衬底103的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述掩埋式电源轨100用于后续与隔离区100B中形成的栅电极层实现电连接，可以直接通过掩埋式电源轨100对所述隔离区100B中的栅电极层加载第一电位，省去了后续在隔离区100B的栅电极层的顶部形成栅极插塞的步骤，从而简化了工艺步骤，使工艺步骤的复杂度降低，同时，由于省去了在隔离区100B的栅电极层的顶部形成栅极插塞，也降低了隔离区100B中的栅电极层与工作区100A中的相邻部件发生短接的概率，进而提高了半导体结构的性能。
本实施例中，所述提供基底的步骤中，所述基底包括器件单元区100C，所述器件单元区100C包括沿第一方向排列的工作区100A和隔离区100B。其中，在所述器件单元区100C中，所述工作区100A共用栅极结构。
本实施例中，在第二方向(如图5中Y方向所示)上的器件单元区100C边界处，所述衬底100中形成有沿所述第一方向延伸的所述掩埋式电源轨100，所述第二方向垂直于所述第一方向。
需要说明的是，在所述隔离区100B中，后续与所述掩埋式电源轨100相连的互连结构通常位于所述器件单元区100C在第二方向上的边界处，因此，为了减少对传统电路设计的影响，所述掩埋式电源轨100位于所述器件单元区100C在第二方向上的边界处。
本实施例中，所述掩埋式电源轨100的形成步骤包括：在所述鳍部102侧部的衬底103中形成沿所述第一方向延伸的开口(图未示)；在所述开口中形成掩埋式电源轨100。
所述开口为后续形成绝缘层和掩埋式电源轨100提供空间位置。
具体的，在所述开口中形成掩埋式电源轨100的步骤包括：在所述开口中、以及所述鳍部102露出的所述衬底103上形成导电材料层(图未示)；回刻蚀位于所述衬底103上的导电材料层，位于所述开口中的所述导电材料层作为所述掩埋式电源轨100。
本实施例中，所述掩埋式电源轨100的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低掩埋式电源轨100的电阻，相应降低了功耗。在其他实施例中，掩埋式电源轨的材料还可以为钴、钌或镍等导电材料。
需要说明的是，以与所述鳍部102的延伸方向相垂直的方向为横向(也即第二方向)，所述掩埋式电源轨100的横向尺寸不宜过大，也不宜过小。如果所述掩埋式电源轨100的横向尺寸过大，在所述半导体结构的横向尺寸一定的情况下，则容易降低所述工作区100A中单位面积内的器件密度，从而影响半导体结构的性能；如果所述掩埋式电源轨100的横向尺寸过小，后续在所述隔离区100B的掩埋式电源轨100的顶部形成接触孔的过程中，容易导致工艺窗口变小，从而增大了形成所述接触孔的工艺难度，而且，使隔离区100B中后续形成的栅电极层和掩埋式电源轨100实现电连接的工艺窗口相应也变小，同时，增大了与所述掩埋式电源轨100相接触的衬底103受到损伤的概率，从而影响了半导体结构的性能。为此，本实施例中，以与所述鳍部102的延伸方向相垂直的方向为横向，所述掩埋式电源轨100的横向尺寸为30纳米至100纳米。
本实施例中，在所述开口中形成掩埋式电源轨100之前，还包括：在所述开口的侧壁形成绝缘层106。
所述绝缘层106用于电隔离所述衬底103和掩埋式电源轨100，降低了所述掩埋式电源轨100与所述衬底103之间发生短路的风险。
本实施例中，所述绝缘层106的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
具体地，在所述开口的侧壁形成绝缘层106的步骤包括：在所述开口的侧壁和底部、所述衬底103的顶部、以及所述鳍部102的侧壁形成绝缘材料层(图未示)；去除所述衬底103顶部和所述鳍部102侧壁的所述绝缘材料层，剩余位于所述开口侧壁的绝缘材料层作为所述绝缘层106。
本实施例中，所述半导体结构的形成方法还包括：在形成所述掩埋式电源轨100之后，在所述鳍部102露出的所述衬底100、绝缘层106和掩埋式电源轨100的顶部形成隔离层101，所述隔离层覆盖所述鳍部102的部分侧壁。
所述隔离层101用于隔离相邻器件。所述隔离层201用于作为浅沟槽隔离结构。本实施例中，所述隔离层101的材料为氧化硅。
参考图7至图8，其中，图7是俯视图，图8是图7沿AB方向的剖视图，在所述工作区100A和隔离区100B的基底的顶部形成横跨所述鳍部102、并覆盖所述鳍部102部分顶部和部分侧壁的伪栅层107，在所述隔离区100B中，所述伪栅层107和掩埋式电源轨100在所述衬底103上的投影具有重叠部分。
所述伪栅层107为后续形成栅电极层和栅介质层占据空间位置。
本实施例中，所述伪栅层107的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为非晶碳、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅等其他材料。
需要说明的是，由于所述伪栅层107为后续的形成栅电极层占据空间位置，同时，为了在所述隔离区100B中形成的栅电极层与所述掩埋式电源轨100电连接，所述隔离区100B中的掩埋式电源轨100的顶部覆盖有栅电极层，即所述隔离区100B中的掩埋式电源轨100的顶部覆盖有伪栅层107，因此，所述伪栅层107和掩埋式电源轨100在所述衬底103上的投影具有重叠部分。
本实施例中，所述半导体结构的形成方法还包括：形成所述伪栅层107之后，还在所述伪栅层107两侧的鳍部102中形成源漏掺杂层(图未示)。
所述源漏掺杂层用于作为晶体管的源区或漏区。
参考图9，在所述伪栅层107露出的所述隔离层101上形成层间介质层109。
具体地，所述层间介质层109作为第一层间介质层。
所述层间介质层109用于隔离相邻器件。所述层间介质层109的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层109的材料为氧化硅。
本实施例中，在形成所述伪栅层107之后，在形成所述层间介质层109之前，还包括：在所述伪栅层107的侧壁形成侧墙108。
侧墙108用于保护后续形成的栅极结构的侧壁。所述侧墙108可以为单层结构或叠层结构，所述侧墙108的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙108为单层结构，所述侧墙108的材料为氮化硅。
参考图10至图11，其中，图10是俯视图，图11是图10沿AB方向的剖视图，去除所述伪栅层107，在所述层间介质层109中形成栅极开口110。
所述栅极开口110为后续形成栅介质层和栅电极层提供空间位置。
本实施例中，去除所述伪栅层107的工艺包括干法刻蚀工艺。
参考图12，在所述栅极开口110的侧壁和底部、以及所述鳍部102的顶部和侧壁形成栅介质层112。
本实施例中，所述栅介质层112的材料为HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。具体地，栅介质层112的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
需要说明的是，形成所述栅介质层112的步骤中，所述栅介质层112还形成在所述层间介质层109的顶部。
本实施例中，形成所述栅介质层112的工艺包括原子层沉积工艺。
具体的，原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高栅介质层112的厚度均一性，使所述栅介质层112能够覆盖在所述栅极开口110的侧壁和底部、所述鳍部102的顶部和侧壁、以及所述层间介质层109的顶部；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述栅介质层112的保形覆盖能力。
继续参考图12，在形成所述栅介质层112之后，形成覆盖所述栅介质层112的功函数层111。
所述功函数层111用于调节所形成晶体管的阈值电压。
本实施例中，所述功函数层111的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
本实施例中，形成所述功函数层111的工艺包括原子层沉积工艺。
参考图13至图15，其中，图14是俯视图，图15是图14沿AB方向的剖视图，在所述隔离区100B中，在所述掩埋式电源轨100的顶部形成贯穿所述栅介质层112和隔离层101的接触孔117。
所述接触孔117为后续形成栅电极层提供空间位置，使后续形成的栅电极层能够与所述掩埋式电源轨100实现电连接，从而直接通过掩埋式电源轨100对所述隔离区100B中的栅电极层加载第一电位，省去了在隔离区100B的栅电极层的顶部形成栅极插塞的步骤，从而降低了隔离区100B中的栅电极层与工作区100A中的相邻部件(例如，源漏掺杂层)发生短接的概率。
结合参考图13至图15，对在所述掩埋式电源轨100的顶部形成贯穿所述栅介质层112和隔离层101的接触孔117的步骤做详细说明。
参考图13，在所述衬底103的顶部形成具有掩膜开口116的掩膜层113，所述掩膜层113覆盖所述鳍部102的顶部和侧壁，所述掩膜开口116位于所述掩埋式电源轨100的顶部。
所述掩膜层113作为形成所述接触孔117的刻蚀掩膜。
本实施例中，所述掩膜层113包括填充层、位于所述填充层上的抗反射涂层以及位于所述抗反射涂层上的光刻胶层。
所述填充层的材料包括有机材料。本实施例中，所述填充层的材料为旋涂碳(Spin-on carbon，SOC)。在其他实施例中，所述填充层的材料还可以为其他有机材料，例如：ODL(organic dielectric layer，有机介电层)材料、DUO(Deep UV Light AbsorbingOxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。
抗反射涂层的材料包括BARC(bottom anti-reflective coating，底部抗反射涂层)材料。作为一种示例，所述BARC材料为Si-ARC(含硅的抗反射涂层)材料。
本实施例中，在形成所述掩膜层113的过程中，以所述光刻胶层为掩膜，依次刻蚀所述抗反射涂层和有机材料层。
需要说明的是，在其他实施例中，在刻蚀所述抗反射涂层和有机材料层的过程中，所述光刻胶层会被消耗，所述掩膜层相应可以仅包括有机材料层、以及位于所述有机材料层上的抗反射涂层。
本实施例中，在所述衬底103的顶部形成具有掩膜开口116的掩膜层113的步骤中，所述掩膜开口116还露出所述层间介质层109顶部的栅介质层112。
所述掩膜开口116露出所述层间介质层109顶部的栅介质层112，利于增大形成所述掩膜开口116所采用的光刻工艺的工艺窗口，而且，在形成接触孔116的同时，还去除所述层间介质层109顶部的栅介质层112，省去了后续对所述层间介质层109顶部的栅介质层112进行平坦化处理的工艺步骤，从而简化了工艺步骤，降低了工艺成本。
参考图14至图15，以所述掩膜层113为掩膜，刻蚀所述掩膜开口116露出的所述栅介质层112和隔离层101，形成露出所述掩埋式电源轨100的接触孔117。
本实施例中，以所述掩膜层113为掩膜刻蚀所述栅介质层112和隔离层101的工艺包括各向异性的干法刻蚀工艺。
所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，其纵向刻蚀速率远远大于横向刻蚀速率，能够获得相当准确的图形传递，提高所述接触孔117侧壁的形貌质量，且有利于精确控制所述接触孔117沿所述第二方向的尺寸，同时，干法刻蚀工艺具有较高的工艺可控性，在形成所述接触孔117的过程中，降低了对所述掩埋式电源轨100侧部的相邻结构造成损伤的概率。
需要说明的是，在形成所述接触孔117的步骤中，所述接触孔117还贯穿所述功函数层111。
具体地，所述接触孔117贯穿所述功函数层111，所述接触孔117露出所述掩埋式电源轨100的顶面，利于后续形成的栅电极层与所述掩埋式电源轨100的顶面实现电连接，同时，所述栅电极层与所述掩埋式电源轨100直接电连接，降低了所述栅电极层与掩埋式电源轨100之间的接触电阻，从而提高了半导体结构的性能。
需要说明的是，所述接触孔117沿第二方向的尺寸不宜过大，也不宜过小。如果所述接触孔117沿第二方向的尺寸过大，则增大了后续在所述接触孔117中形成的栅电极层与所述鳍部102相接触的概率，增大了所述栅电极层与所述鳍部102相互短接的概率，从而影响了半导体结构的性能；如果所述接触孔117沿第二方向的尺寸过小，容易导致后续在所述接触孔117中形成的栅电极层117的尺寸不满足工艺要求，导致后续在所述隔离区100B中形成的栅极结构的电性隔离效果下降，从而影响半导体结构的性能。为此，本实施例中，所述接触孔117沿第二方向的尺寸为15纳米至30纳米。
还需要说明的是，在形成所述接触孔117之后，所述半导体结构的形成方法还包括：去除所述掩膜层113。
具体地，去除所述掩膜层113的工艺包括灰化工艺。
参考图16至图18，其中，图16是俯视图，图17是图16沿AB方向的剖视图，图18是图16沿CD方向的剖视图，在所述栅极开口110和接触孔117中形成栅电极层118，所述栅电极层118覆盖所述栅介质层112，且所述栅电极层118与位于所述隔离区100B中的所述掩埋式电源轨100电连接。
本实施例中，所述栅电极层118和所述栅介质层112用于构成栅极结构160。
具体地，所述栅极结构160还包括位于所述栅电极层118和所述栅介质层112之间的功函数层111。
其中，位于所述工作区100A中的栅电极层118用于与后续形成的栅极插塞实现电连接，位于所述隔离区100B中的栅电极层118与掩埋式电源轨100实现电连接。
具体地，所述栅电极层118的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
本实施例中，在所述栅极开口110和接触孔117中形成栅电极层118的步骤包括：在所述栅极开口110和接触孔117中形成导电材料层(图未示)，所述导电材料层还覆盖所述层间介质层109的顶部；以所述层间介质层109的顶部为停止位置，对高于所述层间介质层109顶部的导电材料层进行平坦化处理，在所述栅极开口110和接触孔117中剩余的导电材料层作为所述栅电极层118。
本实施例中，所述隔离区100B的栅极结构160用于作为隔断结构，从而电隔离相邻所述工作区100A中的晶体管。
需要说明的是，在所述隔离区100B中形成的栅极结构160用于作为隔断结构，相较于现有切割鳍部，在隔离区的鳍部中形成隔断结构的方案，本实施例省去了切割所述隔离区100B中的鳍部102的工艺步骤，降低了切割工艺对所述鳍部102中导电沟道的影响，同时，也减少了切割工艺的过程中产生的其他工艺缺陷。
所述隔离区100B中的栅电极层118与所述掩埋式电源轨100电连接，而所述掩埋式电源轨100用于加载第一电位，从而通过所述掩埋式电源轨100对所述隔离区100B中的栅极结构160加载第一电位。
参考图19至图21，其中，图19是俯视图，图20是图19沿AB方向的剖视图，图21是图19沿CD方向的剖视图，在形成所述栅电极层118之后，在所述隔离区100B中形成贯穿所述栅电极层118和栅介质层112的隔离结构119，所述隔离结构119用于在所述栅极结构160的延伸方向对所述栅极结构160进行分割。
所述隔离结构119在沿所述第二方向(如图19中Y方向所示)上将所述隔离区100B中的所述栅极结构160进行分割，从而能够实现对所述隔离区100B中的栅极结构160单独控制的要求。
所述隔离结构119的材料包括氧化硅、氮化硅、氮氧化硅和碳氮化硅中的一种或多种。作为一种示例，所述隔离结构119的材料为氮化硅。
氧化硅、氮化硅、氮氧化硅和碳氮化硅均为绝缘材料，能够对相邻器件起到良好的隔离作用。
需要说明的是，本实施例中，在形成所述栅极结构160之后，在形成所述栅极插塞120之前，还包括：在所述源漏掺杂层的顶部形成源漏互连层190。具体地，所述源漏互连层190贯穿相邻所述栅极结构160之间的第一层间介质层109。
所述源漏互连层190与源漏掺杂层(图未示)电连接，用于使源漏掺杂层与外部电路或其他互连结构之间实现电连接。
由于后续工艺省去了在隔离区100B中的栅极结构160的顶部形成栅极插塞的步骤，相应降低了隔离区100B中的栅极结构160与工作区100A中的相邻源漏互连层190发生短接的概率，进而提高了半导体结构的性能。
参考图22，在所述工作区100A的所述栅电极层118的顶部形成栅极插塞120，所述栅极插塞120用于加载第二电位，所述第二电位和第一电位为相反电位。
所述栅极插塞120用于实现工作区100A中的栅电极层118与外部电路或其他互连结构之间的电连接。
本实施例中，在所述工作区100A的所述栅电极层118的顶部形成栅极插塞120的步骤包括：在所述栅电极层118、栅介质层112、功函数层111、侧墙层108和层间介质层109的顶部形成第二层间介质层(图未示)；在所述工作区100A中，在所述栅电极层118的顶部形成贯穿所述第二层间介质层的导电通孔；在所述导电通孔中、以及所述第二层间介质层的顶部形成导电材料；形成所述导电材料之后，以所述第二层间介质层的顶部为停止位置，对高于所述第二层间介质层的导电材料进行平坦化处理，所述导电通孔中剩余的所述导电材料作为所述栅极插塞120。
本实施例中，所述栅极插塞120的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低栅极插塞120的电阻，相应降低了功耗。在其他实施例中，栅极插塞的材料还可以为钴、钌或镍等导电材料。
本实施例中，所述隔离区100B中形成的栅电极层118对相邻所述工作区100A起到电性隔离的作用。
具体的，所述掩埋式电源轨100用于加载第一电位，所述栅极插塞120用于加载第二电位，所述第二电位和第一电位为相反电位。
本实施例中，所述隔离区100B中的栅电极层118与所述掩埋式电源轨100电连接，并通过所述掩埋式电源轨100对所述隔离区100B中的栅极结构160加载第一电位，因此，通过使所述第二电位和第一电位为相反电位，使得隔离区100B两侧的器件区100A之间没有电流导通，从而使得所述隔离区100B中的栅极结构160能够作为隔断结构。
具体地，当器件区100A用于作为NMOS晶体管时，位于隔离区100B中的栅电极层118为了能够对相邻的NMOS晶体管起到电隔离效果，对隔离区100B中的栅电极层118加载的第一电位用于作为截断栅极电压，由于器件区100A中的NMOS晶体管需要加载正向的第二电位才能导通，因此，隔离区100B中的栅电极层118需要加载负向电压，使得隔离区100B两侧的器件区100A之间没有电流导通，进而位于隔离区100B中的栅电极层118能够达到电隔离的效果。
当器件区100A用于作为PMOS晶体管时，位于隔离区100B中的栅电极层118为了能够对相邻的PMOS晶体管起到电隔离效果，对隔离区100B中的栅电极层118加载的第一电位用于作为截断栅极电压，由于器件区100A中的PMOS晶体管需要加载负向的第二电位才能导通，因此，隔离区100B中的栅电极层118需要加载正向电压，使得隔离区100B两侧的器件区100A之间没有电流导通，进而位于隔离区100B中的栅电极层118能够达到电隔离的效果。
需要说明的是，所述形成方法通常还包括：在所述源漏互连层的顶部形成贯穿所述第二层间介质层的源漏插塞(图未示)。
所述源漏插塞与源漏互连层电连接，用于使源漏掺杂层与外部电路或其他互连结构之间实现电连接。
对所述源漏插塞的描述在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括沿第一方向排列的工作区和隔离区，所述基底包括衬底、以及凸立于所述衬底且沿所述第一方向延伸的鳍部；
掩埋式电源轨，位于所述工作区和隔离区中的所述鳍部侧部的衬底中，所述掩埋式电源轨沿所述第一方向延伸，所述掩埋式电源轨用于加载第一电位；
第一介质层，位于所述衬底和掩埋式电源轨顶部，且覆盖所述鳍部部分侧壁；
第一开口，位于所述隔离区中，所述第一开口由所述第一介质层的侧壁和所述掩埋式电源轨的顶部围成，且所述第一开口露出所述掩埋式电源轨的顶面；
栅极结构，分别横跨所述工作区和隔离区的鳍部，且所述隔离区栅极结构用于作为隔断结构，所述栅极结构包括覆盖所述鳍部部分顶部和部分侧壁、以及所述第一介质层顶部的栅介质层，还包括覆盖所述栅介质层的栅电极层，在所述隔离区中，所述栅电极层和掩埋式电源轨在所述衬底上的投影具有重叠部分，且所述栅电极层位于所述第一开口中，且位于所述隔离区中的栅电极层贯穿所述掩埋式电源轨顶部的栅介质层和第一介质层，并与所述掩埋式电源轨电连接；
侧墙，位于所述栅极结构的侧壁；
源漏掺杂层，位于所述栅极结构两侧的鳍部中且远离侧墙一侧；
第二介质层，位于所述栅极结构露出的所述衬底上，所述第二介质层覆盖所述栅极结构的侧壁，且所述第二介质层的顶部与所述栅极结构的顶部相齐平；
第二开口，贯穿位于所述源漏掺杂层顶部的第二介质层，且所述第二开口露出所述源漏掺杂层的顶面；
源漏互连层，位于所述第二开口中，且所述源漏互连层与源漏掺杂层电连接；
第三介质层，位于所述栅极结构和第二介质层的顶部；
第三开口，位于所述工作区中，所述第三开口贯穿所述栅极结构顶部的所述第三介质层，且露出所述栅极结构的顶面；
栅极插塞，位于所述第三开口中，所述栅极插塞与所述栅极结构相电连接，所述栅极插塞用于加载第二电位，所述第二电位和第一电位为相反电位。
2.如权利要求1所述的半导体结构，其特征在于，所述栅极结构还包括：功函数层，位于所述栅介质层和栅电极层之间，位于所述隔离区中的栅电极层还贯穿所述功函数层。
3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：隔离结构，位于所述隔离区中，且贯穿所述栅极结构，所述隔离结构用于在所述栅极结构的延伸方向对所述栅极结构进行分割。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：绝缘层，位于所述衬底和掩埋式电源轨之间。
5.如权利要求1所述的半导体结构，其特征在于，所述基底包括器件单元区，所述器件单元区包括沿第一方向排列的工作区和隔离区；
所述掩埋式电源轨位于第二方向上的器件单元区的边界处，所述第二方向垂直于所述第一方向。
6.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种；
所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
7.如权利要求2所述的半导体结构，其特征在于，所述功函数层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
8.如权利要求3所述的半导体结构，其特征在于，所述隔离结构的材料包括氧化硅、碳氮化硅、氮化硅和氮氧化硅中的一种或多种。
9.如权利要求1所述的半导体结构，其特征在于，所述掩埋式电源轨的材料包括钨、钴、钌和镍中的一种或多种。
10.如权利要求4所述的半导体结构，其特征在于，所述绝缘层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
11.如权利要求1所述的半导体结构，其特征在于，以与所述鳍部的延伸方向相垂直的方向为横向，所述掩埋式电源轨的横向尺寸为30纳米至100纳米。
12.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括沿第一方向排列的工作区和隔离区，所述基底包括衬底、以及凸立于所述衬底且沿所述第一方向延伸的鳍部，所述工作区和隔离区中的所述鳍部侧部的衬底中形成有掩埋式电源轨，所述掩埋式电源轨沿所述第一方向延伸，所述掩埋式电源轨和衬底的顶部形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，所述掩埋式电源轨用于加载第一电位；
在所述工作区和隔离区的基底的顶部形成横跨所述鳍部、并覆盖所述鳍部部分顶部和部分侧壁的伪栅层，在所述隔离区中，所述伪栅层和掩埋式电源轨在所述衬底上的投影具有重叠部分；
在所述伪栅层露出的所述隔离层上形成层间介质层；
去除所述伪栅层，在所述层间介质层中形成栅极开口；
在所述栅极开口的侧壁和底部、以及所述鳍部的顶部和侧壁形成栅介质层；
在所述隔离区中，在所述掩埋式电源轨的顶部形成贯穿所述栅介质层和隔离层的接触孔；
在所述栅极开口和接触孔中形成栅电极层，所述栅电极层覆盖所述栅介质层，且所述栅电极层与位于所述隔离区中的所述掩埋式电源轨电连接；
在所述工作区的所述栅电极层的顶部形成栅极插塞，所述栅极插塞用于加载第二电位，所述第二电位和第一电位为相反电位。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述掩埋式电源轨的顶部形成贯穿所述栅介质层和隔离层的接触孔的步骤包括：在所述衬底的顶部形成具有掩膜开口的掩膜层，所述掩膜层覆盖所述鳍部的顶部和侧壁，所述掩膜开口位于所述掩埋式电源轨的顶部；以所述掩膜层为掩膜，刻蚀所述掩膜开口露出的所述栅介质层和隔离层，形成露出所述掩埋式电源轨的接触孔。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在所述栅极开口的侧壁和底部、以及所述鳍部的顶部和侧壁形成栅介质层的步骤中，所述栅介质层还形成在所述层间介质层的顶部；
在所述衬底的顶部形成具有掩膜开口的掩膜层的步骤中，所述掩膜开口还露出所述层间介质层顶部的栅介质层；
以所述掩膜层为掩膜，刻蚀所述掩膜开口露出的所述栅介质层和隔离层的过程中，还包括：去除所述层间介质层的顶部形成的所述栅介质层。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述栅极开口和接触孔中形成栅电极层的步骤包括：在所述栅极开口和接触孔中形成导电材料层，所述导电材料层还覆盖所述层间介质层的顶部；以所述层间介质层的顶部为停止位置，对高于所述层间介质层顶部的导电材料层进行平坦化处理，在所述栅极开口和接触孔中剩余的导电材料层作为所述栅电极层。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述掩埋式电源轨的形成步骤包括：在所述鳍部侧部的衬底中形成沿所述第一方向延伸的开口；在所述开口中形成掩埋式电源轨。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，在所述开口中形成掩埋式电源轨之前，还包括：在所述开口的侧壁形成绝缘层。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，在所述开口中形成掩埋式电源轨的步骤包括：在所述开口中形成导电材料层；回刻蚀部分所述导电材料层，在所述开口中剩余的所述导电材料层作为所述掩埋式电源轨。
19.如权利要求12所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括器件单元区，所述器件单元区包括沿第一方向排列的工作区和隔离区，在第二方向上的器件单元区边界处，所述衬底中形成有沿所述第一方向延伸的所述掩埋式电源轨，所述第二方向垂直于所述第一方向。
20.如权利要求12所述的半导体结构的形成方法，其特征在于，在形成所述栅介质层之后，在形成所述接触孔之前，还包括：形成覆盖所述栅介质层的功函数层；
在形成所述接触孔的步骤中，所述接触孔还贯穿所述功函数层。
21.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述栅极开口和接触孔中形成栅电极层的步骤中，所述栅电极层和所述栅介质层用于构成栅极结构；
在所述工作区的栅电极层的顶部形成栅极插塞之前，还包括：在所述隔离区中形成贯穿所述栅电极层和栅介质层的隔离结构，所述隔离结构用于在所述栅极结构的延伸方向对所述栅极结构进行分割。
22.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述掩埋式电源轨的顶部形成贯穿所述栅介质层和隔离层的接触孔的工艺包括干法刻蚀工艺。
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