CN110875255B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一离子，所述第一阱区上具有第一鳍部；所述衬底上具有隔离结构，所述隔离结构覆盖第一鳍部的部分侧壁，且隔离结构的顶部表面低于第一鳍部的顶部表面；形成横跨所述第一鳍部的多个分立的第一伪栅极结构，所述第一伪栅极结构位于第一鳍部的部分顶部表面和部分侧壁表面，所述第一伪栅极结构包括第一伪栅极层；在相邻所述第一伪栅极结构之间的第一鳍部内形成第一外延层；去除所述第一伪栅极层，在所述介质层内形成第一伪栅开口；在所述第一伪栅开口内形成绝缘层，且所述绝缘层的表面与介质层的表面齐平。所述方法形成的半导体器件的性能较好。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
半导体二极管又称晶体二极管，简称二极管(diode)，是半导体领域常用的电子器件。在二极管内部有一个PN结，这种电子器件按照外加电压的方向，具备单向导电性。二极管中的PN结是由p型半导体和n型半导体形成的p-n结界面。在其界面的两侧形成空间电荷层，构成自建电场。当外加电压等于零时，由于p-n结两边载流子的浓度差引起扩散电流和由自建电场引起的漂移电流相等而处于电平衡状态。几乎在所有的电子电路中，都要用到半导体二极管，它在许多的电路中起着重要的作用，其应用也非常广泛。
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管通过施加电压而调节通过沟道的电流来产生开关信号。
通常，晶体二极管和MOS晶体管集成在一起构成半导体器件。随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，鳍式场效应晶体管因可以大幅度改善电路并减少漏电流而替代平面式的MOS晶体管。为了使得制备晶体二极管的工艺与制备鳍式场效应晶体管的工艺相兼容，现有技术中采用制备鳍式二极管并将鳍式二极管和鳍式场效应晶体管集成在一起。
然而，现有技术形成的鳍式二极管的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，降低寄生电容以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一离子，所述第一阱区上具有第一鳍部；所述衬底上具有隔离结构，所述隔离结构覆盖第一鳍部的部分侧壁，且隔离结构的顶部表面低于第一鳍部的顶部表面；形成横跨所述第一鳍部的多个分立的第一伪栅极结构，所述第一伪栅极结构位于第一鳍部的部分顶部表面和部分侧壁表面，所述第一伪栅极结构包括第一伪栅极层；在相邻所述第一伪栅极结构之间的第一鳍部内形成第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子的导电类型与第一离子的导电类型相反；在第一鳍部、隔离结构和第一外延层上形成介质层，所述介质层覆盖第一伪栅极结构的侧壁表面、以及第一外延层和隔离结构的表面，且介质层暴露出所述第一伪栅极结构的顶部表面；去除所述第一伪栅极层，在所述介质层内形成第一伪栅开口；在所述第一伪栅开口内形成绝缘层，且所述绝缘层的表面与介质层的表面齐平。
可选的，还包括：刻蚀第一伪栅开口底部的第一鳍部，在所述第一鳍部内形成所述第一鳍部开口；所述绝缘层还在所述第一鳍部开口内形成。
可选的，所述第一鳍部开口的深度为0纳米～100纳米。
可选的，在形成所述第一伪栅极结构之前，还包括：在所述第一鳍部的侧壁和顶部表面形成伪栅介质膜。
可选的，所述绝缘层的材料包括：氧化硅、氮化硅、或者氮碳化硅。
可选的，所述绝缘层的形成方法包括：在所述第一伪栅开口内形成绝缘材料层，所述绝缘材料层的表面高于介质层的表面；平坦化所述绝缘材料层，直至暴露出所述介质层的表面，在第一伪栅开口内形成绝缘层。
可选的，所述第一外延层的形成方法包括：以所述第一伪栅极结构为掩膜，去除伪栅极结构之间的部分第一鳍部，在第一鳍部内形成开口；形成所述开口之后，在所述开口内外延生长形成第一外延层，且在所述外延生长的过程中对所述第一外延层进行原位掺杂。
可选的，所述第一外延层的顶部表面齐平或者高于第一鳍部的顶部表面。
可选的，所述介质层的形成方法包括：在所述第一鳍部上形成覆盖第一伪栅极结构表面和侧壁、以及隔离结构和第一外延层表面的介质材料层；平坦化所述介质材料层，直至暴露出伪栅极结构的表面，在第一鳍部上形成介质层。
可选的，在形成第一外延层之前，还包括：在相邻第一伪栅极结构之间形成横跨所述第一鳍部的第二伪栅极结构，所述第二伪栅极结构位于第一鳍部的部分顶部表面和部分侧壁表面，所述第二伪栅极结构包括第二伪栅极层；形成所述第二伪栅极结构之后，在相邻的第一伪栅极结构之间、或者第一伪栅极结构和第二伪栅极结构之间、或者相邻第二伪栅极结构之间的第一鳍部内形成第一外延层；所述介质层还覆盖所述第二伪栅极结构的侧壁并暴露出第二伪栅极结构顶部表面。
可选的，在形成所述介质层之后，还包括：去除所述第二伪栅极层，在所述介质层内形成第二伪栅开口；在所述第二伪栅开口内形成栅极结构。
可选的，形成所述栅极结构之后，还包括：在所述介质层内形成暴露出第一外延层表面的接触孔；在所述接触孔内填充满导电材料形成第一导电插塞。
可选的，所述衬底内还具有包围第一阱区的第二阱区，所述第二阱区掺杂有第三离子，所述第三离子的导电类型与第一离子的导电类型相同，所述第二阱区上具有第二鳍部；所述隔离结构还覆盖所述第二鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述第二鳍部的顶部表面；所述形成方法还包括：形成横跨所述第二鳍部的若干第三伪栅极结构，所述第三伪栅极结构位于鳍部的部分顶部表面和部分侧壁表面；在相邻第三伪栅极结构之间的第二鳍部内形成第二外延层，所述第二外延层掺杂有第四离子，所述第四离子的导电类型与第一离子的导电类型相同；所述介质层还位于所述第三鳍部和第二外延层上，且所述介质层还覆盖所述第三伪栅极结构的侧壁表面；在所述介质层内形成位于所述第二外延层表面的第二导电插塞。
相应的，本发明还提供一种半导体器件，包括：衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一离子，所述第一阱区上具有第一鳍部，所述衬底上具有隔离结构，所述隔离结构覆盖第一鳍部的部分侧壁，且隔离结构的顶部表面低于第一鳍部的顶部表面；横跨所述第一鳍部的多个分立的第一伪栅极结构，所述第一伪栅极结构位于第一鳍部的部分顶部表面和部分侧壁表面，所述第一伪栅极结构包括第一伪栅极层；位于相邻所述第一伪栅极结构之间的第一鳍部内的第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子的导电类型与第一离子的导电类型相反；位于第一鳍部、隔离结构和第一外延层上的介质层，所述介质层覆盖伪栅极结构的侧壁表面、以及第一外延层和隔离结构的表面，且介质层暴露出所述第一伪栅极结构的顶部表面；位于所述介质层内的第一伪栅开口；位于所述第一伪栅开口内的绝缘层，且所述绝缘层的表面与介质层的表面齐平。
可选的，位于第一鳍部内的第一鳍部开口，所述第一鳍部开口位于第一伪栅开口的底部；所述绝缘层还位于所述第一鳍部开口内；所述第一鳍部开口的深度为0纳米～100纳米。
可选的，还包括：位于所述第一鳍部的侧壁和顶部表面的伪栅介质膜；所述介质层和第一伪栅极结构位于所述伪栅介质膜上。
可选的，所述绝缘层的材料包括：氧化硅、氮化硅或者氮碳化硅。
可选的，所述第一外延层的顶部表面齐平或者高于第一鳍部的顶部表面。
可选的，还包括：位于相邻第一伪栅极结构之间介质层的第二伪栅开口；位于第二伪栅开口内的栅极结构；以及位于所述介质层内的接触孔，所述接触孔暴露出第一外延层表面；位于所述接触孔内的第一导电插塞。
可选的，所述衬底内还具有包围第一阱区的第二阱区，所述第二阱区掺杂有第三离子，所述第三离子的导电类型与第一离子的导电类型相同，所述第二阱区上具有第二鳍部；所述隔离结构还覆盖所述第二鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述第二鳍部的顶部表面；所述形成方法还包括：形成横跨所述第二鳍部的若干第三伪栅极结构，所述第三伪栅极结构位于鳍部的部分顶部表面和部分侧壁表面；在相邻第三伪栅极结构之间的第二鳍部内形成第二外延层，所述第二外延层掺杂有第四离子，所述第四离子的导电类型与第一离子的导电类型相同；所述介质层还位于所述第三鳍部和第二外延层上，且所述介质层还覆盖所述第三伪栅极结构的侧壁表面；在所述介质层内形成位于所述第二外延层表面的第二导电插塞。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，所述第一阱区与所述第一外延层用于形成二极管。其中，所述第一外延层通过所述第一伪栅极结构限定空间和位置。在形成第一外延层之后，能够去除所述第一伪栅极层，并在所形成的第一伪栅开口内形成绝缘层。由于所述绝缘层的介电系数较高，能够削弱后续形成于第一外延层上的导电插塞与周围导电结构之间的寄生电容，减少了漏电，从而有效地提高了所形成的二极管的电学性能。
进一步，刻蚀第一伪栅开口底部的第一鳍部，去除的第一鳍部被填充于第一鳍部开口内的绝缘层取代。所述绝缘层的材料不具有导电性，在第一鳍部开口内形成绝缘层，能够与单扩散中断结构工艺兼容。
进一步，在形成第一外延层之前，在相邻第一伪栅极结构之间形成横跨所述第一鳍部的第二伪栅极结构。当去除第一伪栅极结构在介质层内形成第一伪栅开口时，所述第二伪栅极层也被去除而形成第二伪栅开口，所述第二伪栅开口内用于形成栅极结构。所述栅极结构能够用于在平坦化工艺中作为替位栅极，避免后续的平坦化工艺造成第一阱区上的介质层表面被过度平坦化而发生凹陷，从而提高了介质层厚度的均一性，从而有利于提高半导体器件的可靠性。
附图说明
图1是一种半导体器件的结构示意图；
图2至图11是本发明半导体器件的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
现结合现有技术的半导体器件，分析现有技术形成的半导体器件的性能较差的原因：
图1是一种半导体器件的结构示意图：
请参考图1，所述半导体器件包括：衬底100，所述衬底100内具有第一阱区110，所述第一阱区110内掺杂有第一掺杂离子，所述衬底100上具有鳍部120和隔离结构130，所述隔离结构130覆盖鳍部120的侧壁，且隔离结构130的顶部表面低于鳍部120的顶部表面；所述鳍部120上具有多个间隔排列的伪栅极结构140，所述伪栅极结构140覆盖部分所述鳍部120的顶部和侧壁；所述伪栅极结构140两侧的鳍部120内具有外延层121，所述外延层121掺杂有第二掺杂离子，所述第一掺杂离子的导电类型和第二掺杂离子的导电类型相反；鳍部120上具有介质层150，所述介质层覆盖伪栅极结构140表面和侧壁、以及鳍部120和隔离结构130的表面，且介质层150的表面与伪栅极结构140的表面齐平；介质层150内具有接触孔(图中未示出)，所述接触孔位于外延层121的表面，且接触孔内具有导电插塞160，所述导电插塞160和外延层121形成电连接。
所述外延层121和覆盖外延层121底部和侧壁的鳍部120之间形成P-N结，所述P-N结的结电容可用于提高半导体器件的电学性能。
所述伪栅极结构用于定义后续将在介质层内形成外延层的位置和空间。所述伪栅极结构包括伪栅极层。然而，由于所述导电插塞与伪栅极结构之间的距离较小，使得导电插塞、伪栅极结构与导电插塞和伪栅极结构之间的介质层容易形成寄生电容。所述寄生电容对所述外延层和鳍部结构之间的P-N结的结电容产生影响，进而影响所形成的半导体器件的性能。
为解决所述技术问题，本发明提供了一种半导体器件的形成方法，包括：去除所述第一伪栅极层，在所述介质层内形成第一伪栅开口；在所述第一伪栅开口内形成绝缘层，且所述绝缘层的表面与介质层的表面齐平。所述方法形成的半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明半导体器件的形成方法一实施例各步骤的结构示意图。
结合参考图2和3，图3为沿图2中切割线A-A1的剖面示意图，提供衬底200，所述衬底200内具有第一阱区210，所述第一阱区210内掺杂有第一离子，所述第一阱区210上具有第一鳍部220；所述衬底200上具有隔离结构230，所述隔离结构230覆盖第一鳍部220的部分侧壁，且隔离结构230的顶部表面低于第一鳍部220的顶部表面。
所述衬底200和第一鳍部220可以是单晶硅，多晶硅或非晶硅；所述衬底200和第一鳍部220也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述衬底200和第一鳍部210的材料为单晶硅。
所述衬底200和第一鳍部220的形成方法包括：提供初始衬底(图中未示出)；对所述初始衬底进行第一图形化，形成衬底200和位于衬底200上的第一鳍部220。
在本实施例中，对所述初始衬底进行第一图形化之前，还包括：对所述初始衬底进行离子注入，在所述初始衬底中注入第一离子，形成第一阱区210。在其他实施例中，还可以在对所述初始衬底进行第一图形化之后，对所述衬底进行离子注入，形成第一阱区。
在本实施例中，所述第一阱区210用于形成二极管负极。在其他实施例中，所述第一阱区还可以用于形成二极管的正极。
在本实施例中，所述第一阱区210内的第一离子为N型离子，例如：磷离子、砷离子或锑离子。在其他实施例中，所述第一离子还可以为P型离子，例如：硼离子或者BF2+离子。
所述隔离结构230的材料包括氧化硅。在其他实施例中，所述隔离结构的材料包括氮化硅或者氮氧化硅。所述隔离结构230用于实现器件之间的电隔离。
所述隔离结构230的形成方法包括：在所述衬底200上形成覆盖第一鳍部220的隔离结构膜(未图示)；回刻蚀隔离结构膜，使所述隔离结构膜表面低于所述第一鳍部220的顶部表面，形成所述隔离结构230。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
在本实施例中，所述衬底200内还具有包围第一阱区210的第二阱区310，所述第二阱区310掺杂有第三离子，所述第三离子的导电类型与第一离子的导电类型相同，所述第二阱区上具有第二鳍部320；所述隔离结构230还覆盖所述第二鳍部320的部分侧壁，且所述隔离结构230的顶部表面低于所述第二鳍部320的顶部表面。
在本实施例中，所述第一阱区210和第二阱区310用于形成二极管的负极。在其他实施例中，所述第二阱区和第一阱区还可以用于形成二极管的正极。
其它实施例中，第一阱区和第二阱区的导电类型相反，也可以用于形成双极结型晶体管(Biopolar Junction Transistor，BJT)。
在本实施例中，在后续形成第一伪栅极结构和第二伪栅极结构之前，所述形成方法还包括：在所述第一鳍部220的侧壁和顶部表面形成伪栅介质膜(图中未示出)。所述伪栅介质膜的材料包括氧化硅。
所述伪栅介质膜作为后续去除伪栅极层形成第一伪栅开口的刻蚀停止层。
请参考图3，形成横跨所述第一鳍部220的多个分立的第一伪栅极结构240，所述第一伪栅极结构240位于第一鳍部220的部分顶部表面和部分侧壁表面，所述第一伪栅极结构240包括第一伪栅极层241。
在本实施例中，所述形成方法还包括：在相邻第一伪栅极结构240之间形成横跨所述第一鳍部220的第二伪栅极结构250，所述第二伪栅极结构250位于第一鳍部220的部分顶部表面和部分侧壁表面，所述第二伪栅极结构250包括第二伪栅极层251。
所述第一伪栅极结构240和第二伪栅极结构250的形成方法包括：在所述衬底200上形成覆盖第一鳍部220顶部和侧壁表面的伪栅极膜；对所述伪栅极膜进行第二图形化，直至暴露出第一鳍部220的顶部表面，在第一鳍部220上形成第一伪栅极结构240和第二伪栅极结构250。
所述第一伪栅极结构240和第二伪栅极结构250用于后续定义第一外延层的位置和空间。同时，第一伪栅极结构240后续将用于形成绝缘层，第二伪栅极结构250后续将用于形成栅极结构。
在其他实施例中，在相邻第一伪栅极结构之间没有形成所述第二伪栅极结构。
所述伪栅电极层241和第二伪栅电极层251的材料包括：硅、非晶硅、多晶硅或掺杂的多晶硅。
所述第一伪栅极结构240和第二伪栅极结构250还包括位于第一伪栅极层241和第二伪栅极层251表面的伪栅保护层(图中未示出)，所述伪栅保护层在后续形成第一外延层时保护所述第一伪栅极层241和第二伪栅极层251，同时作为后续平坦化初始介质层形成介质层时的停止层。
所述伪栅保护层的材料包括氧化硅或氮化硅。
在本实施例中，形成所述第一伪栅极结构240和所述第二伪栅极结构250之后，还包括：分别在所述第一伪栅极结构240和第二伪栅极结构250两侧侧壁形成侧墙(图中未示出)。
所述侧墙和第一伪栅极结构以及第二伪栅极结构用于定义后续形成第一外延层的位置和空间。
在本实施例中，所述形成方法还包括：在衬底200内的第二阱区310上形成横跨所述第二鳍部320的若干第三伪栅极结构，所述第三伪栅极结构位于第二鳍部320的部分顶部表面和部分侧壁表面。
请参考图5，在相邻所述第一伪栅极结构240之间的第一鳍部220内形成第一外延层260，所述第一外延层260内掺杂有第二离子，所述第二离子的导电类型与第一离子的导电类型相反。
在本实施例中，所述形成方法还包括：在相邻的第一伪栅极结构240和第二伪栅极结构250之间、或者第二伪栅极结构250之间的第一鳍部220内形成所述第一外延层260。
所述第一外延层260的形成方法包括：以所述第一伪栅极结构240和第二伪栅极结构250为掩膜，去除第一伪栅极结构240和第二伪栅极结构250之间的部分第一鳍部220，在第一鳍部220内形成开口(图中未示出)；形成所述开口之后，在所述开口内外延生长形成第一外延层260，且在所述外延生长的过程中对所述第一外延层260进行原位掺杂。
去除部分第一鳍部220的方法包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一外延层260的顶部表面齐平或者高于第一鳍部220的顶部表面。
当所述第一外延层260导电类型为P型时，所述第一外延层260的材料包括：硅、锗或硅锗；所述第二离子为P型离子，例如：硼离子、BF2-离子或铟离子；当所述第一外延层260导电类型为N型时，所述第一外延层260的材料包括：硅、砷化镓或铟镓砷；所述第二离子为N型离子，例如：磷离子或砷离子。
在本实施例中，所述第一外延层260导电类型为P型，所述第一外延层260的材料为硅锗，所述第二离子为硼离子。
在其他实施例中，第一外延层内掺杂离子的工艺为离子注入工艺。
在本实施例中，所述第一外延层260用于形成二极管的正极。在其他实施例中，所述第一外延层用于形成二极管的负极。所述第一外延层260和第一阱区210之间形成P-N结。
在本实施例中，所述形成方法还包括：在相邻第三伪栅极结构之间的第二鳍部内形成第二外延层，所述第二外延层掺杂有第四离子，所述第四离子的导电类型与第一离子的导电类型相同。
请参考图6，在第一鳍部220、隔离结构230和第一外延层260上形成介质层270，所述介质层270覆盖第一伪栅极结构240的侧壁表面、以及第一外延层260和隔离结构230的表面，且介质层270暴露出所述第一伪栅极结构240的顶部表面。
在本实施例中，所述介质层270还覆盖第二伪栅结构250的侧壁表面，且介质层270暴露出所述第二伪栅极结构250的顶部表面。
具体地，所述介质层270的形成方法包括：在所述第一鳍部220上形成覆盖第一伪栅极结构240和第二伪栅极结构250表面和侧壁、以及隔离结构230和第一外延层260表面的介质材料层；平坦化所述介质材料层，直至暴露出第一伪栅极结构240和第二伪栅极结构250的表面，在第一鳍部220上形成介质层270。
所述介质层270顶部表面与第一伪栅极结构240和第二伪栅极结构250表面齐平。
所述介质层270的材料包括氧化硅。
在本实施例中，所述介质层还位于所述第三鳍部和第二外延层上，且所述介质层还覆盖所述第三伪栅极结构的侧壁表面；
请参考图7，去除所述第一伪栅极层251，在所述介质层270内形成第一伪栅开口271。
所述第一伪栅开口271的形成方法包括：在所述介质层270上形成第一图形化层(图中未示出)，所述第一图形化层暴露出所述第一伪栅极层251；以所述第一图形化层为掩膜，刻蚀去除所述第一伪栅极层241，形成第一伪栅开口271。
刻蚀去除所述第一伪栅极层241的方法包括干法刻蚀工艺和湿法刻蚀工艺的一种或者两种。
在本实施例中，刻蚀去除所述第一伪栅极层241的方法为：干法刻蚀工艺，所述刻蚀工艺参数包括：采用的气体包括HBr和He，HBr的流量为150标准毫升/分钟～500标准毫升/分钟，He的流量为100标准毫升/分钟～400标准毫升/分钟，侧壁射频功率为200瓦～500瓦，底部射频功率为10瓦射频40瓦，温度为50摄氏度～100摄氏度。
在本实施例中，形成所述第一伪栅开口271还包括：去除第一伪栅极层241下方的伪栅介质膜。
在本实施例中，在形成所述第一伪栅开口271之后，还包括：刻蚀第一伪栅开口271底部的第一鳍部220，在所述第一鳍部220内形成所述第一鳍部开口272。
所述第一鳍部开口用于后续形成单扩散中断结构(single diffusion break，SDB)。
所述第一鳍部开口272的形成方法包括：以所述第一图形化层为掩膜，刻蚀去除第一伪栅开口271底部的第一鳍部220，形成第一鳍部开口272。
刻蚀去除所述第一鳍部220的方法包括干法刻蚀工艺和湿法刻蚀工艺的一种或者两种。
在本实施例中，刻蚀去除所述第一鳍部220的方法为：干法刻蚀工艺，所述刻蚀工艺参数包括：第一阶段采用的气体包括CF4和H2，CF4的流量为10标准毫升/分～300标准毫升/分，H2的流量为20标准毫升/分～500标准毫升/分，温度为70摄氏度，时间为5秒～50秒，第二阶段采用的气体包括O2、CH3F和He，O2的流量为5标准毫升/分～200标准毫升/分，CH3F的流量为60标准毫升/分～800标准毫升/分，He的流量为60标准毫升/分～200标准毫升/分，温度为35摄氏度～50摄氏度，时间为5秒～100秒。
所述第一鳍部开口272的深度为0纳米～100纳米。所述深度指第一鳍部开口272底部到第一鳍部220顶部表面沿垂直于衬底200平面方向上的尺寸。
所述深度的意义在于：当所述深度小于0时，即第一伪栅极结构没有完全被绝缘层取代，则后续形成的接触孔、部分伪栅极结构以及介质层之间仍将产生寄生电容，从而不利于形成的半导体器件的性能；当所述深度大于100纳米时，第一鳍部220容易发生凹陷，从而影响形成的半导体器件的性能。
在本实施例中，当去除第一伪栅极结构240，在所述介质层270内形成第一伪栅开口271时，介质层270内仍具有第二伪栅极结构250，且第二伪栅极结构250的表面与介质层270表面齐平，所述第二伪栅极结构250能够避免介质层270发生凹陷，不容易影响后续工艺，有利于与后续工艺保持一致性。
请参考图8，在所述第一伪栅开口271内形成绝缘层280，且所述绝缘层280的表面与介质层270的表面齐平。
在本实施例中，所述绝缘层280还形成在所述第一鳍部开口272内。
所述绝缘层280的形成方法包括：在所述第一伪栅开口260和第一鳍部开口270内形成绝缘材料层(图中未示出)，所述绝缘材料层的表面高于介质层270的表面；平坦化所述绝缘材料层，直至暴露出所述介质层270的表面，在第一伪栅开口271和第一鳍部开口272内形成绝缘层280。
所述绝缘层280的材料包括：氧化硅、氮化硅、或者氮碳化硅。
去除的第一伪栅极层241被填充于第一伪栅开口271内的绝缘层280取代。所述绝缘层280的材料不具有导电性，在所述第一为栅开口271内形成绝缘层280能够有效削弱寄生电容，从而有利于提高形成的半导体器件的电学性能。
同时，去除的部分第一鳍部220被填充于第一鳍部开口272内的绝缘层280取代。所述绝缘层280的材料不具有导电性，在第一鳍部开口272内形成的绝缘层280，与后续MOS制程形成单扩散中断结构SDB工艺兼容。
在本实施例中，形成所述绝缘层280之后，后续形成接触孔之前，所述形成方法还包括：在所述介质层270内形成栅极结构。后续结合图9至图10对所述栅极结构的形成过程进行说明。
请参考图9，去除所述第二伪栅极层251，在所述介质层270内形成第二伪栅开口273。
所述第二伪栅开口273的形成方法包括：在所述介质层270上形成第二图形化层(图中未示出)，所述第二图形化层定义出第二伪栅开口273的位置和尺寸；以所述第二图形化层为掩膜，刻蚀去除所述第二伪栅极层251，形成第二伪栅开口273。
刻蚀去除所述第二伪栅极层251的方法包括干法刻蚀工艺和湿法刻蚀工艺的一种或者两种组合。
在本实施例中，形成所述第二伪栅开口273还包括：去除第二伪栅极层251下方的伪栅介质膜。
刻蚀去除所述伪栅介质膜的方法包括干法刻蚀工艺和湿法刻蚀工艺的一种或者两种组合。
请参考图10，在所述第二伪栅开口273内形成栅极结构290。
所述栅极结构290的形成方法包括：在所述第二伪栅开口273内沉积栅介质层291和位于栅介质层291表面的栅电极材料层(图中未示出)，所述栅电极材料表面高于介质层270表面；平坦化所述栅电极材料层，直至暴露出介质层270的表面，在所述第二伪栅开口273内形成栅极结构290。
所述栅极结构290包括位于第二伪栅开口底部表面的栅介质层291和位于栅介质层291表面的栅电极层292。
所述栅介质层291材料为高K介质材料(介质系数大于3.9)；所述高K介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅电极层292的材料为金属，所述金属材料包括：铜、钨、镍、铬、钛、铝。
所述栅极结构的能够有效降低伪栅极结构耗尽效应的产生，从而有利于提高所形成的半导体器件的性能。请参考图11，形成所述栅极结构290之后，还包括：在所述介质层270内形成暴露出第一外延层260表面的接触孔261；在所述接触孔261内填充满导电材料形成第一导电插塞262。
所述接触孔261的形成方法包括：在所述介质层270表面形成第三图形化层(图中未示出)，所述第三图形化层暴露出部分介质层270的顶部表面；以所述第三图形化层为掩膜，刻蚀所述介质层270直至暴露出第一外延层260的顶部表面，在所述介质层270内形成接触孔261。
所述第三图形化层用于定义第一外延层260顶部的接触孔261的位置和尺寸。
所述第一导电插塞262的形成方法包括：在所述介质层270表面和接触孔261内填充满导电材料形成第一导电插塞膜(图中未示出)；去除部分第一导电插塞膜，直至暴露出介质层270的顶部表面，在所述接触孔261内形成第一导电插塞262。
所述第一导电插塞膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述第一导电插塞膜的材料为金属。所述金属材料包括：铜、钨、镍、铬、钛、铝。
去除部分第一导电插塞膜的工艺包括化学机械研磨工艺。
在其他实施例中，在形成所述绝缘层之后，还包括：在所述介质层内形成暴露出第一外延层表面的接触孔；在所述接触孔内填充满导电材料形成第一导电插塞。
在本实施例中，所述形成方法还包括：在所述介质层内形成位于所述第二外延层表面的第二导电插塞。
相应的，本发明实施例还提供一种半导体器件，请继续参考图11，包括：
衬底200，所述衬底200内具有第一阱区210，所述第一阱区210内掺杂有第一离子，所述第一阱区210上具有第一鳍部220，所述衬底200上具有隔离结构230，所述隔离结构230覆盖第一鳍部220的部分侧壁，且隔离结构230的顶部表面低于第一鳍部220的顶部表面；
横跨所述第一鳍部220的多个分立的第一伪栅极结构240，所述第一伪栅极结构240位于第一鳍部220的部分顶部表面和部分侧壁表面，所述第一伪栅极结构240包括第一伪栅极层241；
位于相邻所述第一伪栅极结构240之间的第一鳍部220内的第一外延层260，所述第一外延层260内掺杂有第二离子，所述第二离子的导电类型与第一离子的导电类型相反；
位于第一鳍部220、隔离结构230和第一外延层260上的介质层270，所述介质层270覆盖第一伪栅极结构240的侧壁表面、以及第一外延层260和隔离结构230的表面，且介质层270暴露出所述第一伪栅极结构240的顶部表面；
位于所述介质层270内的第一伪栅开口271(图7中所示)；
位于所述第一伪栅开口271内的绝缘层280，且所述绝缘层280的表面与介质层270的表面齐平。
所述半导体器件还包括：位于第一鳍部220内的第一鳍部开口272(图7中所示)，所述第一鳍部开口272位于第一伪栅开口271的底部；所述绝缘层280还位于所述第一鳍部开口272内；所述第一鳍部开口272的深度为0纳米～100纳米。
所述半导体器件还包括：位于所述第一鳍部220的侧壁和顶部表面的伪栅介质膜；所述介质层位于所述伪栅介质膜上。
所述绝缘层280的材料包括：氧化硅、氮化硅、或者氮碳化硅。
所述第一外延层260的顶部表面齐平或者高于第一鳍部220的顶部表面。
所述半导体器件还包括：位于相邻第一伪栅极结构240之间介质层的第二伪栅开口273(图9中所示)；位于第二伪栅开口273内的栅极结构290；以及位于所述介质层270内的接触孔261，所述接触孔261暴露出第一外延层260表面；位于所述接触孔260内的第一导电插塞262。
所述衬底200内还具有包围第一阱区210的第二阱区310，所述第二阱区310掺杂有第三离子，所述第三离子的导电类型与第一离子的导电类型相同，所述第二阱区310上具有第二鳍部320；所述隔离结构230还覆盖所述第二鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述第二鳍部的顶部表面；所述形成方法还包括：形成横跨所述第二鳍部的若干第三伪栅极结构，所述第三伪栅极结构位于鳍部的部分顶部表面和部分侧壁表面；在相邻第三伪栅极结构之间的第二鳍部内形成第二外延层，所述第二外延层掺杂有第四离子，所述第四离子的导电类型与第一离子的导电类型相同；所述介质层还位于所述第三鳍部和第二外延层上，且所述介质层还覆盖所述第三伪栅极结构的侧壁表面；在所述介质层内形成位于所述第二外延层表面的第二导电插塞。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一离子，所述第一阱区上具有第一鳍部；所述衬底上具有隔离结构，所述隔离结构覆盖第一鳍部的部分侧壁，且隔离结构的顶部表面低于第一鳍部的顶部表面；
形成横跨所述第一鳍部的多个分立的第一伪栅极结构，所述第一伪栅极结构位于第一鳍部的部分顶部表面和部分侧壁表面，所述第一伪栅极结构包括第一伪栅极层；
在相邻所述第一伪栅极结构之间的第一鳍部内形成第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子的导电类型与第一离子的导电类型相反；
在第一鳍部、隔离结构和第一外延层上形成介质层，所述介质层覆盖第一伪栅极结构的侧壁表面、以及第一外延层和隔离结构的表面，且介质层暴露出所述第一伪栅极结构的顶部表面；
去除所述第一伪栅极层，在所述介质层内形成第一伪栅开口；
在所述第一伪栅开口内形成绝缘层，且所述绝缘层的表面与介质层的表面齐平。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：刻蚀第一伪栅开口底部的第一鳍部，在所述第一鳍部内形成所述第一鳍部开口；所述绝缘层还在所述第一鳍部开口内形成。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一鳍部开口的深度为0纳米～100纳米。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一伪栅极结构之前，还包括：在所述第一鳍部的侧壁和顶部表面形成伪栅介质膜。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的材料包括：氧化硅、氮化硅或者氮碳化硅。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的形成方法包括：在所述第一伪栅开口内形成绝缘材料层，所述绝缘材料层的表面高于介质层的表面；平坦化所述绝缘材料层，直至暴露出所述介质层的表面，在第一伪栅开口内形成绝缘层。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一外延层的形成方法包括：以所述第一伪栅极结构为掩膜，去除伪栅极结构之间的部分第一鳍部，在第一鳍部内形成开口；形成所述开口之后，在所述开口内外延生长形成第一外延层，且在所述外延生长的过程中对所述第一外延层进行原位掺杂。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一外延层的顶部表面齐平或者高于第一鳍部的顶部表面。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的形成方法包括：在所述第一鳍部上形成覆盖第一伪栅极结构表面和侧壁、以及隔离结构和第一外延层表面的介质材料层；平坦化所述介质材料层，直至暴露出伪栅极结构的表面，在第一鳍部上形成介质层。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成第一外延层之前，还包括：在相邻第一伪栅极结构之间形成横跨所述第一鳍部的第二伪栅极结构，所述第二伪栅极结构位于第一鳍部的部分顶部表面和部分侧壁表面，所述第二伪栅极结构包括第二伪栅极层；形成所述第二伪栅极结构之后，在相邻的第一伪栅极结构之间、或者第一伪栅极结构和第二伪栅极结构之间、或者相邻第二伪栅极结构之间的第一鳍部内形成第一外延层；所述介质层还覆盖所述第二伪栅极结构的侧壁并暴露出第二伪栅极结构顶部表面。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，在形成所述介质层之后，还包括：去除所述第二伪栅极层，在所述介质层内形成第二伪栅开口；在所述第二伪栅开口内形成栅极结构。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，形成所述栅极结构之后，还包括：在所述介质层内形成暴露出第一外延层表面的接触孔；在所述接触孔内填充满导电材料形成第一导电插塞。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底内还具有包围第一阱区的第二阱区，所述第二阱区掺杂有第三离子，所述第三离子的导电类型与第一离子的导电类型相同，所述第二阱区上具有第二鳍部；所述隔离结构还覆盖所述第二鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述第二鳍部的顶部表面；所述形成方法还包括：形成横跨所述第二鳍部的若干第三伪栅极结构，所述第三伪栅极结构位于鳍部的部分顶部表面和部分侧壁表面；在相邻第三伪栅极结构之间的第二鳍部内形成第二外延层，所述第二外延层掺杂有第四离子，所述第四离子的导电类型与第一离子的导电类型相同；所述介质层还位于第三鳍部和第二外延层上，且所述介质层还覆盖所述第三伪栅极结构的侧壁表面；在所述介质层内形成位于所述第二外延层表面的第二导电插塞。
14.一种半导体器件，其特征在于，包括：
衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一离子，所述第一阱区上具有第一鳍部，所述衬底上具有隔离结构，所述隔离结构覆盖第一鳍部的部分侧壁，且隔离结构的顶部表面低于第一鳍部的顶部表面；
横跨所述第一鳍部的多个分立的第一伪栅极结构，所述第一伪栅极结构位于第一鳍部的部分顶部表面和部分侧壁表面，所述第一伪栅极结构包括第一伪栅极层；
位于相邻所述第一伪栅极结构之间的第一鳍部内的第一外延层，所述第一外延层内掺杂有第二离子，所述第二离子的导电类型与第一离子的导电类型相反；
位于第一鳍部、隔离结构和第一外延层上的介质层，所述介质层覆盖伪栅极结构的侧壁表面、以及第一外延层和隔离结构的表面，且介质层暴露出所述第一伪栅极结构的顶部表面；
位于所述介质层内的第一伪栅开口，所述第一伪栅开口通过去除所述第一伪栅极层而形成；
填充满所述第一伪栅开口内的绝缘层，且所述绝缘层的表面与介质层的表面齐平。
15.如权利要求14所述的半导体器件，其特征在于，位于第一鳍部内的第一鳍部开口，所述第一鳍部开口位于第一伪栅开口的底部；所述绝缘层还位于所述第一鳍部开口内；所述第一鳍部开口的深度为0纳米～100纳米。
16.如权利要求14所述的半导体器件，其特征在于，还包括：位于所述第一鳍部的侧壁和顶部表面的伪栅介质膜；所述介质层和第一伪栅极结构位于所述伪栅介质膜上。
17.如权利要求14所述的半导体器件，其特征在于，所述绝缘层的材料包括：氧化硅、氮化硅或者氮碳化硅。
18.如权利要求14所述的半导体器件，其特征在于，所述第一外延层的顶部表面齐平或者高于第一鳍部的顶部表面。
19.如权利要求14所述的半导体器件，其特征在于，还包括：位于相邻第一伪栅极结构之间介质层的第二伪栅开口；位于第二伪栅开口内的栅极结构；以及位于所述介质层内的接触孔，所述接触孔暴露出第一外延层表面；位于所述接触孔内的第一导电插塞。
20.如权利要求14所述的半导体器件，其特征在于，所述衬底内还具有包围第一阱区的第二阱区，所述第二阱区掺杂有第三离子，所述第三离子的导电类型与第一离子的导电类型相同，所述第二阱区上具有第二鳍部；所述隔离结构还覆盖所述第二鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述第二鳍部的顶部表面；所述半导体器件还包括：形成横跨所述第二鳍部的若干第三伪栅极结构，所述第三伪栅极结构位于鳍部的部分顶部表面和部分侧壁表面；在相邻第三伪栅极结构之间的第二鳍部内形成第二外延层，所述第二外延层掺杂有第四离子，所述第四离子的导电类型与第一离子的导电类型相同；所述介质层还位于第三鳍部和第二外延层上，且所述介质层还覆盖所述第三伪栅极结构的侧壁表面；在所述介质层内形成位于所述第二外延层表面的第二导电插塞。
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