CN111180513B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供衬底，衬底上具有鳍部，鳍部包括若干层沿衬底表面法线方向层叠的第一沟道层、以及位于相邻两层第一沟道层之间的牺牲层；形成横跨鳍部的伪栅极结构；在伪栅极结构两侧的鳍部内形成第一凹槽；在第一凹槽暴露出的鳍部侧壁和伪栅极结构侧壁形成第一保护层；对第一凹槽底部的鳍部进行刻蚀形成第二凹槽；去除第二凹槽侧壁的部分第一沟道层以形成第二沟道层，第二沟道层侧壁相对于第一沟道层侧壁凹陷；去除第一保护层；在第一凹槽和第二凹槽内形成源漏掺杂层；在衬底和鳍部上形成介质层；去除伪栅极结构和伪栅极结构覆盖的牺牲层形成栅开口；在栅开口内形成栅极结构。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上具有鳍部，所述鳍部包括若干层沿衬底表面法线方向层叠的第一沟道层、以及位于相邻两层第一沟道层之间的牺牲层；形成横跨鳍部的伪栅极结构，所述伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；在伪栅极结构两侧的鳍部内形成第一凹槽，所述第一凹槽暴露出部分第一沟道层侧壁；在所述第一凹槽暴露出的鳍部侧壁和所述伪栅极结构侧壁形成第一保护层；形成第一保护层后，在第一凹槽底部的鳍部内形成第二凹槽，所述第二凹槽暴露出部分第一沟道层侧壁；去除第二凹槽侧壁的部分第一沟道层以形成第二沟道层，所述第二沟道层侧壁相对于第一保护层覆盖的的第一沟道层侧壁凹陷；形成第二沟道层后，去除所述第一保护层；去除所述第一保护层后，在所述第一凹槽和所述第二凹槽内形成源漏掺杂层；形成源漏掺杂层之后，在所述衬底和所述鳍部上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；去除伪栅极结构和伪栅极结构覆盖的牺牲层，在所述介质层内及相邻的第一沟道层之间、相邻的第二沟道层之间和相邻的第一沟道层与第二沟道层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第一沟道层和第二沟道层。
可选的，所述第一保护层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，所述第二沟道层侧壁相对于第一沟道层侧壁的距离为1nm～4nm。
可选的，所述第二凹槽之间的第二沟道层的尺寸为16nm～38nm。
可选的，所述第一凹槽之间的第一沟道层侧壁的尺寸为20nm～44nm。
可选的，所述第一凹槽的深度与第二凹槽的深度比为1:1.4～1:3。
可选的，所述第一凹槽的深度为50nm～250nm。
可选的，所述第二凹槽的深度为150nm～350nm。
可选的，所述第二凹槽的形成方法包括：以伪栅极结构和第一保护层为掩膜，对第一凹槽底部的鳍部进行刻蚀，在第一凹槽底部形成所述第二凹槽。
可选的，所述栅开口的形成方法包括：去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的牺牲层，使初始栅开口形成所述栅开口。
可选的，去除第一保护层后，形成源漏掺杂层之前，还包括：去除第一凹槽和第二凹槽暴露出的部分牺牲层，并且在相邻第一沟道层、相邻第二沟道层和相邻的第一沟道层与第二沟道层之间形成第一鳍部凹槽，使所述牺牲层侧壁相对于第二沟道层侧壁凹陷；在所述第一鳍部凹槽内形成隔离层，所述隔离层侧壁与第二沟道层侧壁齐平。
可选的，所述隔离层的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，所述隔离层的形成方法包括：所述伪栅极结构和鳍部上形成初始隔离层，所述初始隔离层覆盖伪栅极结构侧壁和顶部表面、第一凹槽暴露出的鳍部侧壁，第二凹槽暴露出的鳍部侧壁和第二凹槽底部；去除部分所述初始隔离层，直至暴露出伪栅极结构侧壁、第一沟道层侧壁、第二沟道层侧壁和第二凹槽底部的鳍部表面，在第一鳍部凹槽内形成所述隔离层。
可选的，形成所述鳍部的方法包括：在所述半导体衬底上形成鳍部材料膜，所述鳍部材料膜包括若干层沿半导体衬底表面法线方向层叠的第一鳍部膜、以及位于相邻两层第一沟道层中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一沟道层，使第二鳍部膜形成牺牲层。
可选的，所述第一沟道层的材料和牺牲层的材料不同；所述第一沟道层的材料为单晶硅或单晶锗硅；所述牺牲层的材料为单晶硅锗或单晶硅。
可选的，还包括：在去除所述第一保护层之后，形成源漏掺杂层之前，进行修正处理，形成第三沟道层；所述修正处理的方法包括：在所述第一凹槽和第二凹槽暴露出的鳍部侧壁、以及所述伪栅极结构侧壁形成第二保护层；在第二凹槽底部的鳍部内形成第三凹槽，所述第三凹槽暴露出部分第一沟道层侧壁；去除第三凹槽侧壁的部分第一沟道层以形成第三沟道层，所述第三沟道层侧壁相对于第二凹槽侧壁的第二保护层覆盖的第二沟道层侧壁凹陷；形成第三沟槽层后，去除所述第二保护层。
可选的，还包括：在去除所述第一保护层之后，形成源漏掺杂层之前，重复若干次修正处理，形成若干层第三沟道层，且各层第三沟道层在平行于基底表面方向上的长度小于相邻的上一层第三沟道层或者第二沟道层的长度。
本发明还提供一种半导体器件，包括：衬底；位于衬底上的鳍部，鳍部包括若干层沿半导体衬底表面法线方向层叠的第一沟道层和第二沟道层，第二沟道层位于第一沟道层底部，所述第二沟道层侧壁相对于第一沟道层侧壁凹陷；横跨所述鳍部的栅极结构，且所述栅极结构分别环绕所述第一沟道层和所述第二沟道层；位于栅极结构两侧的鳍部中的源漏掺杂层，所述源漏掺杂层分别与第二沟道层和第一沟道层接触。
可选的，所述鳍部还包括沿半导体衬底表面法线方向层叠排布的第三沟道层，所述第三沟道层位于第二沟道层底部，所述第三沟道层侧壁相对于第二沟道层侧壁凹槽。
可选的，所述鳍部还包括沿半导体衬底表面法线方向层叠排布的若干层第三沟道层，且各层第三沟道层在平行于基底表面方向上的长度小于相邻的上一层第三沟道层或者第二沟道层的长度。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明提供的半导体器件的形成方法中，第一沟道层位于第二沟道层上方，源漏掺杂层与第一沟道层和牺牲层相连，当在源漏掺杂层上施加源漏电压时，第一沟道层上的源漏电压大于第二沟道层上的源漏电压。所述第二沟道层侧壁相对于第一凹槽暴露出的第一沟道层侧壁凹陷，则位于第一凹槽之间的第一沟道层的尺寸大于位于第二凹槽之间的第二沟道层；由于沟道尺寸越小，开启沟道的阈值电压也越小，则第二沟道层内的沟道的阈值电压小于第一沟道层内的沟道的阈值电压。合理调节第二沟道层的尺寸，能够使得第一沟道层上的源漏电压与阈值电压的压差与第二沟道层上的源漏电压与阈值电压的压差相等，则第一沟道层和第二沟道层内的沟道的载流子密度相同，各个沟道所产生的电流密度相同，从而使得半导体器件的性能得到提升。
附图说明
图1是一种半导体器件的结构示意图；
图2至图13是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
一种半导体器件，参考图1，包括：衬底100；位于衬底100上的鳍部，鳍部包括若干层沿半导体衬底表面法线方向层叠的第一沟道层111；位于衬底表面且覆盖部分鳍部侧壁的隔离结构101；位于所述鳍部上的栅极结构150，所述栅极结构150包围所述第一沟道层111；位于栅极结构150侧壁的侧墙130；位于栅极结构两侧的源漏掺杂层140；位于衬底100以及鳍部上的介质层160，介质层160覆盖栅极结构150侧壁和源漏掺杂层140侧壁和顶部表面、且暴露出栅极结构150顶部表面。
上述半导体器件中，由于源漏掺杂层本身具有体电阻，当在源漏掺杂层上施加源漏电压时，源漏掺杂层自身会分压，则源漏掺杂层沿鳍部自上向下方向上，源漏电压所产生的电势不断减小。源漏掺杂层与各个第一沟道层相连，则在沿鳍部自上向下的方向上的各个第一沟道层的源漏电压电势依次减小。各个第一沟道层的尺寸相同，则各个第一沟道层内的沟道的阈值电压相同，沿鳍部自上向下方向上各个第一沟道层上源漏电压电势与阈值电压的压差依次减小，源漏电压与阈值电压的压差越大，沟道的载流子密度越高，因此在沿鳍部自上向下的方向上的各个沟道的载流子密度依次减小，各个沟道所产生的电流密度也依次减小，电流密度不均匀容易导致半导体器件的可靠性性能不佳，从而导致半导体器件性能较差。
本发明实施例，通过形成不同长度的沟道区，靠近鳍部顶部的沟道尺寸较大，靠近鳍部底部的沟道尺寸较小，使得鳍部自上至下的方向上的沟道区两端的电势差相同，从而使得各个沟道区内的电流密度相同。所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图13是本发明一实施例中半导体器件形成过程的结构示意图。
参考图2，提供衬底，所述衬底包括半导体衬底200和位于半导体衬底200上的鳍部210，所述鳍部210包括若干层沿衬底表面法线方向层叠的第一沟道层211、以及位于相邻两层第一沟道层211之间的牺牲层212。
所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。
形成所述鳍部210的方法包括：在所述半导体衬底上形成鳍部材料膜，所述鳍部材料膜包括若干层沿半导体衬底表面法线方向层叠的第一鳍部膜(未图示)、以及位于相邻两层第一鳍部膜中的第二鳍部膜(未图示)；在所述鳍部材料膜上形成图形化层(未图示)；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部210，且使第一鳍部膜形成第一沟道层211，使第二鳍部膜形成牺牲层212。
第一沟道层211和牺牲层212的材料不同。具体的，所述第一沟道层211的材料为单晶硅或单晶锗硅；所述牺牲层212的材料为单晶硅或单晶锗硅。
所述鳍部210顶部具有鳍部保护层202。
所述鳍部保护层202的材料包括：氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
继续参考图2，在所述半导体衬底200上形成隔离结构201，隔离结构201覆鳍部210的部分侧壁。
所述隔离结构201用于隔离不同类型的半导体器件。
所述隔离结构201的材料包括氧化硅。
形成所述隔离结构201的方法包括：在所述半导体衬底200上形成覆盖鳍部210的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构201。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
形成横跨鳍部210的伪栅极结构，伪栅极结构覆盖鳍部210的部分顶部表面和部分侧壁表面；所述伪栅极结构包括伪栅介质层和伪栅极层。具体的形成方式请参考图3和图4。
参考图3，图3为沿图2中M-M1的剖面图，形成隔离结构201后，去除鳍部210顶部的鳍部保护层202，在鳍部210表面形成伪栅介质层221。
所述伪栅介质层221为后续形成伪栅极结构提供材料层。
所述伪栅介质层221的材料为氧化硅。
在本实施例中，所述伪栅介质层221的形成工艺为原位蒸汽生成工艺(In-SituSteam Generation，简称ISSG)。所述原位蒸汽生成工艺形成的伪栅介质层221具有良好的阶梯覆盖能力，能够使所形成的伪栅介质层221紧密地覆盖于所述鳍部210的侧壁表面，且所形成的伪栅介质层221的厚度均匀。
在另一实施例中，所述伪栅介质层221的形成工艺为化学氧化工艺；所述化学氧化工艺的方法包括：采用通入臭氧的水溶液对所述鳍部210暴露出的侧壁和顶部表面进行氧化，形成伪栅介质层221。
请参考图4，形成伪栅介质层221后，在所述伪栅介质层221表面形成伪栅极层222，所述伪栅极层222覆盖鳍部210的部分顶部表面和部分侧壁表面。
形成所述伪栅极层222的方法包括：在半导体衬底200和鳍部210上形成覆盖鳍部210的伪栅极膜(未图示)；在所述伪栅极膜上形成掩膜层，所述掩膜层暴露出部分伪栅极膜的表面；以所述掩膜层为掩膜刻蚀所述伪栅极膜直至暴露出鳍部210上的伪栅介质层221，在鳍部210上形成伪栅极层222。
所述伪栅极结构包括横跨鳍部210的伪栅介质层221和位于伪栅介质层221上的伪栅极层222。具体的，伪栅介质层221覆盖鳍部210的顶部表面和部分侧壁表面。
本实施例中，所述伪栅极层222的材料为多晶硅。
所述伪栅极结构还包括位于伪栅极层222表面的伪栅保护层223，所述伪栅保护层223在后续形成源漏掺杂层时保护伪栅极层222，同时作为后续平坦化介质层的停止层。
所述伪栅保护层223的材料包括氧化硅或氮化硅。
本实施例中，形成伪栅极结构之后，还包括在伪栅极结构侧壁形成侧墙231，所述侧墙231覆盖伪栅极层222和伪栅保护层223侧壁。
所述侧墙231用于定义后续形成的源漏掺杂层的位置，且所述侧墙231用作保护所述伪栅极层222侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
所述侧墙231的形成步骤包括：在所述伪栅介质层221和伪栅极结构上形成侧墙材料层(图未示)，所述侧墙材料层覆盖所述鳍部210的部分侧壁表面和部分顶部表面、所述伪栅极层222的侧壁以及伪栅保护层223的侧壁和顶部表面；回刻蚀所述侧墙材料层，直至暴露出所述伪栅介质层221和所述伪栅保护层223的顶部表面，在伪栅介质层221上形成覆盖于所述伪栅极层222侧壁和伪栅保护层223侧壁的侧墙231。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述侧墙231的材料包括氮化硅。
在一实施例中，所述侧墙231包括第一侧墙和第二侧墙，第一侧墙231位于伪栅极层222和伪栅保护层223侧壁，第二侧墙位于第一侧墙侧壁，第一侧墙用于定义轻掺杂区的位置，第一侧墙和第二侧墙用于定义源漏掺杂层的位置。
所述伪栅介质层221能够在回刻蚀所述侧墙材料层时保护侧墙两侧的鳍部210。
参考图5，形成伪栅极结构之后，在伪栅极结构两侧的鳍部210内形成第一凹槽203，所述第一凹槽203暴露出部分第一沟道层211侧壁。
具体为，以所述伪栅极结构和侧墙231为掩膜刻蚀所述鳍部210，去除伪栅极结构两侧的部分鳍部210，形成第一凹槽203。
第一凹槽203为后续形成源漏掺杂层提供空间。
去除伪栅极结构两侧的部分鳍部210的工艺为各项异性的干法刻蚀。所述干法刻蚀的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
所述伪栅保护层223在刻蚀伪栅极结构和侧墙231两侧的鳍部210的过程中保护伪栅极层222。
所述第一凹槽203之间的第一沟道层211的尺寸为20nm～44nm。
所述第一凹槽203的深度为50nm～250nm。
所述第一凹槽203的深度决定了后续形成在第一凹槽内的源漏掺杂层的厚度，而源漏掺杂层的厚度决定了源漏掺杂层的体电阻，从而决定了源漏掺杂层的分压。
第一凹槽203的深度与后续形成的第二凹槽的深度之和的值固定，第一凹槽203深度过深，后续相处的源漏掺杂层厚度较厚，第一凹槽203底部附近的第一沟道层211的源漏电压较小，第一凹槽203之间的沟道的阈值电压相同，则第一凹槽203之间的第一沟道层211之间的源漏电压与阈值电压的压差不同，第一凹槽203之间的各个第一沟道层211内的各个沟道所产生的电流密度不均匀，所形成的半导体器件性能不佳。
第一凹槽203深度过浅，则后续形成的第二凹槽的深度较深，第二凹槽之间的各个第二沟道层内的各个沟道的电流密度不均匀，所形成的半导体器件性能不佳。
参考图6，形成第一凹槽203后，在第一凹槽203暴露出的鳍部210侧壁和伪栅极结构侧壁形成第一保护层204。
本实施例中，所述第一保护层204覆盖伪栅极结构侧壁的侧墙231侧壁。
所述第一保护层204覆盖第一凹槽203暴露出的第一沟道层211的侧壁。
所述第一保护层204在后续形成第二沟道层过程中，保护第一凹槽203暴露出的第一沟道层211。
所述第一保护层204的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述第一保护层204的形成方法包括：在第一凹槽203内和伪栅极结构上形成初始第一保护层(未图示)，所述初始第一保护层覆盖第一凹槽203暴露出的鳍部侧壁；回刻蚀所述初始第一保护层，直至暴露出第一凹槽203底部的鳍部表面，在第一凹槽203暴露出的鳍部210侧壁和伪栅极结构侧壁形成所述第一保护层204。
所述初始第一保护层形成的工艺包括：化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
参考图7，对第一凹槽203底部的鳍部210进行刻蚀，形成第二凹槽205，所述第二凹槽205暴露出部分第一沟道层211侧壁。
具体的，以所述伪栅极结构和第一保护层204为掩膜，对第一凹槽203底部的鳍部210进行刻蚀，在第一凹槽203底部形成所述第二凹槽205。
所述第二凹槽205为后续形成源漏掺杂层提供空间。
所述第一凹槽203的深度与第二凹槽205的深度比为1:1.4～1:3。
所述第二凹槽205的深度为150nm～350nm。
第二凹槽的深度较深，第二凹槽之间的各个第二沟道层内的各个沟道的电流密度不均匀，所形成的半导体器件性能不佳。
参考图8，形成第二凹槽205后，去除第二凹槽205侧壁的部分第一沟道层211以形成第二沟道层213，所述第二沟道层213侧壁相对于第一沟道层211侧壁凹陷。
所述第二沟道层213为后续位于第二凹槽205内的源漏掺杂层的沟道，则于第二凹槽205之间的第二沟道层213的尺寸决定了，位于第二凹槽205内的源漏掺杂层的沟道的长度。
去除部分所述第一沟道层211的工艺为湿法刻蚀工艺。所述湿法刻蚀的刻蚀液对硅和硅锗有很好的选择比，能够保证在去除硅的同时，硅锗的形貌不受影响。本实施例中所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
本实施例中，第一沟道层211的材料为硅，牺牲层212的材料为硅锗，所用四甲基氢氧化铵刻蚀液才有好的选择比。
所述第二沟道层213侧壁相对于第一沟道层211侧壁的距离为1nm～4nm。
所述第二凹槽之间的第二沟道层的在沟道长度方向上的尺寸为16nm～38nm。
所述第一凹槽之间的第一沟道层在沟道长度方向上的的尺寸为20nm～44nm。
所述第二沟道层213的侧壁相对于所述伪栅极层222的侧壁凸出或者平齐。
所述第二沟道层213的尺寸小于伪栅极层222的尺寸时，后续形成的半导体器件的沟道距离变短，载流子通道变小，器件性能变差；所述第二沟道层213尺寸过大时，改善载流子密度效果不佳。
位于第一凹槽203之间的第一沟道层211的在沟道长度方向上的尺寸大于位于第二凹槽205之间的第二沟道层213在沟道长度方向上的的尺寸；由于沟道尺寸越小，开启沟道的阈值电压也越小，则第二沟道层213内的沟道的阈值电压小于第一沟道层211内的沟道的阈值电压。第一沟道层211位于第二沟道层213上方，当在源漏掺杂层250上施加源漏电压时，第一沟道层211上的源漏电压大于第二沟道层213上的源漏电压。合理调节第二沟道层213的尺寸，能够使得第一沟道层211上的源漏电压与阈值电压的压差与第二沟道层213上的源漏电压与阈值电压的压差相等，则第一沟道层211和第二沟道层213内的沟道的载流子密度相同，各个沟道所产生的电流密度相同，从而使得半导体器件的性能得到提升。
为更好的调节各沟道区的载流子密度，沿鳍部自上向下的方向上各个沟道层的尺寸可以依次减小，以便能更好的平衡沟道区的电流密度，提高半导体器件的性能。
在一实施例中，在去除所述第一保护层之后，形成源漏掺杂层之前，进行修正处理，形成第三沟道层；所述修正处理的方法包括：在所述第一凹槽和第二凹槽暴露出的鳍部侧壁、以及所述伪栅极结构侧壁形成第二保护层；在第二凹槽底部的鳍部内形成第三凹槽，所述第三凹槽暴露出部分第一沟道层侧壁；去除第三凹槽侧壁的部分第一沟道层以形成第三沟道层，所述第三沟道层侧壁相对于第二凹槽暴露出的第二沟道层侧壁凹陷；形成第三沟槽层后，去除所述第二保护层。
在另一实施例中，在去除所述第一保护层之后，形成源漏掺杂层之前，重复若干次修正处理，形成若干层第三沟道层，且各层第三沟道层在平行于基底表面方向上的长度小于相邻的上一层第三沟道层或者第二沟道层的长度。
各层第三沟道层在平行于基底表面方向上的长度为位于栅极结构两侧的源漏掺杂层之间的沟道长度。
参考图9，形成第二沟道层213后，去除所述第一保护层204，暴露出第一沟道层211侧壁。
本实施例中，去除第一保护层204后，还包括：去除第一凹槽203和第二凹槽205暴露出的部分牺牲层212以形成第一牺牲层214，并且在相邻第一鳍部、相邻第二沟道层213和相邻的第一沟道层211与第二沟道层213之间形成第一鳍部凹槽206，所述第一牺牲层214侧壁相对于第二沟道层213侧壁凹陷。
所述第一鳍部凹槽206为后续形成隔离层提供空间。
所述第一牺牲层214的尺寸为30nm～60nm。
所述第一牺牲层214的宽度小于伪栅极层222的宽度，后续形成的半导体器件的沟道距离变短，载流子通道变小，器件性能变差；所述第一牺牲层214的宽度过大时，后续形成的隔离层距离较短，后续形成的栅极层和源漏掺杂层之间距离较近，二者之间的寄生电容较大。
去除部分所述牺牲层212的工艺为湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中所述湿法刻蚀的参数包括：刻蚀液为HCl气体的溶液，温度为25摄氏度～300摄氏度，所述HCl气体的溶液的体积百分比为20％～90％。
本实施例中，第一沟道层的材料为硅，牺牲层的材料为硅锗，所用用HCl刻蚀液才有好的选择比。
参考图10，在所述第一鳍部凹槽206内形成隔离层207，所述隔离层207侧壁与第二沟道层213侧壁齐平。
所述隔离层207用于增大后续形成的源漏掺杂层与栅极结构之间的距离，减小源漏掺杂层与栅极结构之间的寄生电容。
所述隔离层207的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
所述隔离层207的形成方法包括：所述伪栅极结构和鳍部210上形成初始隔离层(未图示)，所述初始隔离层覆盖伪栅极结构侧壁和顶部表面、第一凹槽203暴露出的鳍部210侧壁，第二凹槽205暴露出的鳍部210侧壁和第二凹槽205底部的鳍部210表面；去除部分所述初始隔离层，直至暴露出伪栅极结构侧壁、第一沟道层211侧壁、第二沟道层213侧壁和第二凹槽205底部的鳍部210表面，在第一鳍部凹槽206内形成所述隔离层207。
本实施例中，形成隔离层207的过程中，形成所述第二鳍部凹槽208，所述第二鳍部凹槽位于第一沟道层211之间和第一沟道层与第二凹槽底部的鳍部之间，所述第二鳍部凹槽暴露出第二沟道层213侧壁和隔离层207侧壁。
所述第二鳍部凹槽208为后续形成源漏掺杂层提供空间。
所述初始隔离层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
去除部分所述初始隔离层的工艺包括：各向同性的干法刻蚀工艺或者各向同性的湿法刻蚀工艺。
本实施例中，去除部分所述初始隔离层的工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺参数包括：采用的气体包括CF4气体、CH3F气体和O2，CF4气体的流量为5sccm～100sccm，CH3F气体的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50W～300W，偏置电压为30V～100V，时间为4秒～50秒。
其他实施例中，去除部分所述初始隔离层的方法包括：回刻蚀所述初始隔离层，暴露出第二凹槽底部部分表面；刻蚀去除部分所述初始隔离层，直至暴露出伪栅极结构侧壁、第一沟道层侧壁和第二沟道层侧壁，形成所述隔离层。
参考图11，在第一凹槽203和第二凹槽205内形成源漏掺杂层250。
本实施例中，所述源漏掺杂层250还位于第二鳍部凹槽208内，所述源漏掺杂层250覆盖第一沟道层211、第二沟道层213、以及隔离层207侧壁。
所述源漏掺杂层250具有源漏掺杂离子。
形成所述源漏掺杂层250的工艺包括外延生长工艺；在源漏掺杂层2500内掺杂源漏掺杂离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层250的材料包括：硅、锗或硅锗；所述源漏掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层250的材料包括：硅、砷化镓或铟镓砷；所述源漏掺杂离子为N型离子，包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层250的材料为硅，所述源漏掺杂离子为硼离子。其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层250的材料为硅，所述源漏掺杂离子为磷离子。
源漏掺杂层250与第一沟道层211和第二沟道层213相连。
在一实施例中，在第一凹槽、第二凹槽和第三凹槽内形成源漏掺杂层；源漏掺杂层与第一沟道层、第二沟道层和第三沟道层相连。
第一沟道层211位于第二沟道层213上方，当在源漏掺杂层250上施加源漏电压时，第一沟道层211上的源漏电压大于第二沟道层213上的源漏电压。第二沟道层213内的沟道的阈值电压小于第一沟道层211内的沟道的阈值电压。合理调节第二沟道层213的尺寸，能够使得第一沟道层211上的源漏电压与阈值电压的压差与第二沟道层213上的源漏电压与阈值电压的压差相等，则第一沟道层211和第二沟道层213内的沟道的载流子密度相同，各个沟道所产生的电流密度相同，从而使得半导体器件的性能得到提升。
参考图12，形成源漏掺杂层250后，在半导体衬底200、隔离结构201以及鳍部210上形成介质层240，所述介质层240覆盖所述伪栅极结构侧壁且暴露出伪栅极结构的顶部表面；形成介质层240之后，去除伪栅极结构和伪栅极结构覆盖的第一牺牲层214；在所述介质层240内形成栅开口260。
所述栅开口260还位于相邻第一沟道层211、相邻第二沟道层213和相邻的第一沟道层211与相邻第二沟道层213之间。
所述介质层240的材料包括氧化硅。
形成所述介质层240的方法包括：在所述半导体衬底200、隔离结构201、以及鳍部210上形成介质材料膜(未图示)，介质材料膜覆盖伪栅极结构顶部表面；平坦化所述介质材料膜直至暴露出伪栅极结构的顶部表面，形成所述介质层240。
形成所述介质材料膜的工艺为沉积工艺，如等离子体化学气相沉积工艺或流体化学气相沉积工艺。平坦化所述介质材料膜的工艺为化学机械研磨工艺或回刻蚀工艺。
去除伪栅极结构和伪栅极结构覆盖的第一牺牲层214的步骤包括：去除伪栅极层222和去除伪栅极层222后暴露出的伪栅介质层221，在介质层240中形成初始栅开口(未图示)；去除初始栅开口暴露出的第一牺牲层214，使初始栅开口形成所述栅开口260。
去除初始栅开口暴露出的第一牺牲层214的工艺为干法刻蚀工艺。
本实施例中，所述第一沟道层211的材料为单晶硅，所述第一牺牲层214的材料为单晶锗硅，去除初始栅开口暴露出的第一牺牲层214采用的干法刻蚀工艺的参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度，如150摄氏度。
在去除初始栅开口暴露出的牺牲层214采用的干法刻蚀工艺中，刻蚀气体包括HCl，HCl气体的化学活性较好，和第一牺牲层214的反应速率较快，使干法刻蚀工艺对第一牺牲层214相对于对第一沟道层211的刻蚀选择比较大。
在一实施例中，所述栅开口还位于相邻的第一沟道层、相邻的第二沟道层、相邻的第三沟道层、相邻的第一沟道层与第二沟道层和相邻的第二沟道层与第三沟道层之间。
参考图13，形成栅开口260后，在所述栅开口260内形成栅极结构261，所述栅极结构261还位于相邻第一沟道层211、相邻第二沟道层213和相邻第一沟道层211与第二沟道层213之间。
在所述栅开口260内形成栅极结构216，所述栅极结构包围第一沟道层211和第二沟道层213。
在一实施例中，所述栅极结构还位于相邻的第一沟道层、相邻的第二沟道层、相邻的第三沟道层、相邻的第一沟道层与第二沟道层和相邻的第二沟道层与第三沟道层之间，包围第一沟道层、第二沟道层和第三沟道层。
这样使栅极结构261环绕第一沟道层211和第二沟道层213，增加了栅极结构261对沟道的控制能力。
所述栅极结构261包括包围所述第一沟道层211和第二沟道层213的栅介质层(未图示)和覆盖所述栅介质层的栅电极层(未图示)。具体的，栅介质层位于栅开口260的侧壁和底部，栅介质层环绕第一沟道层211和第二沟道层213，栅极层覆盖栅介质层。
本实施例中，所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
所述栅极结构261还包括：包围栅开口底部暴露出的第一沟道层211和第二沟道层213的界面层(未图示)，所述栅介质层覆盖界面层。
所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。所述界面层的作用包括：修复栅开口260底部第一沟道层211和第二沟道层213的表面。
相应的，本发明还提供一种采用上述方法所形成的半导体器件，参考图13，包括：衬底200；位于衬底200上的鳍部，鳍部包括若干层沿半导体衬底表面法线方向层叠的第一沟道层211和第二沟道层213；位于所述鳍部上的栅极结构261，所述栅极结构261包围所述第一沟道层211和所述第二沟道层213；位于栅极结构261两侧的鳍部内的第一凹槽，位于第一凹槽之间的鳍部为第一沟道层211；位于第一凹槽底部的鳍部内的第二凹槽，位于第二凹槽之间的鳍部为第二沟道层213，所述第二沟道层213侧壁相对于第一沟道层211侧壁凹陷；位于第一凹槽和第二凹槽内的源漏掺杂层250；位于衬底以及鳍部上的介质层240，介质层240覆盖栅极结构261侧壁和源漏掺杂层250侧壁和顶部表面，暴露出栅极结构261顶部表面。
在一实施例中，所述鳍部还包括沿半导体衬底表面法线方向层叠排布的第三沟道层，所述第三沟道层位于第二沟道层底部，所述第三沟道层侧壁相对于第二沟道层侧壁凹槽。
在另一实施例中，所述鳍部还包括沿半导体衬底表面法线方向层叠排布的若干层第三沟道层，且各层第三沟道层在平行于基底表面方向上的长度小于相邻的上一层第三沟道层或者第二沟道层的长度。
所述衬底200参照前述实施例的内容，不再详述。
所述栅极结构261的结构和位置参考前述实施例的内容，不再详述。
所述源漏掺杂层250的材料和位置参考前述实施例的内容，不再详述。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部，所述鳍部包括若干层沿衬底表面法线方向层叠的第一沟道层、以及位于相邻两层第一沟道层之间的牺牲层；
形成横跨鳍部的伪栅极结构，所述伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；
在伪栅极结构两侧的鳍部内形成第一凹槽，所述第一凹槽暴露出部分第一沟道层侧壁；
在所述第一凹槽暴露出的鳍部侧壁和所述伪栅极结构侧壁形成第一保护层；形成第一保护层后，在第一凹槽底部的鳍部内形成第二凹槽，所述第二凹槽暴露出部分第一沟道层侧壁；
去除第二凹槽侧壁的部分第一沟道层以形成第二沟道层，所述第二沟道层侧壁相对于第一保护层覆盖的第一沟道层侧壁凹陷；
形成第二沟道层后，去除所述第一保护层；
去除所述第一保护层后，在所述第一凹槽和所述第二凹槽内形成源漏掺杂层；
形成源漏掺杂层之后，在所述衬底和所述鳍部上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；
去除伪栅极结构和伪栅极结构覆盖的牺牲层，在所述介质层内及相邻的第一沟道层之间、相邻的第二沟道层之间和相邻的第一沟道层与第二沟道层之间形成栅开口；
在所述栅开口内形成栅极结构，所述栅极结构包围所述第一沟道层和所述第二沟道层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一保护层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二沟道层侧壁相对于第一凹槽暴露出的第一沟道层侧壁的距离为1nm～4nm。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二凹槽之间的第二沟道层的在沟道长度方向上的尺寸为16nm～38nm。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一凹槽之间的第一沟道层的在沟道长度方向上的尺寸为20nm～44nm。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一凹槽的深度与第二凹槽的深度比为1:1.4～1:3。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一凹槽的深度为50nm～250nm。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二凹槽的深度为150nm～350nm。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二凹槽的形成方法包括：以伪栅极结构和第一保护层为掩膜，对第一凹槽底部的鳍部进行刻蚀，在第一凹槽底部形成所述第二凹槽。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅开口的形成方法包括：去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的牺牲层，使初始栅开口形成所述栅开口。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除第一保护层后，形成源漏掺杂层之前，还包括：去除第一凹槽和第二凹槽暴露出的部分牺牲层，并且在相邻第一沟道层、相邻第二沟道层和相邻的第一沟道层与第二沟道层之间形成第一鳍部凹槽，使所述牺牲层侧壁相对于第二沟道层侧壁凹陷；在所述第一鳍部凹槽内形成隔离层，所述隔离层侧壁与第二沟道层侧壁齐平。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述隔离层的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述隔离层的形成方法包括：所述伪栅极结构和鳍部上形成初始隔离层，所述初始隔离层覆盖伪栅极结构侧壁和顶部表面、第一凹槽暴露出的鳍部侧壁，第二凹槽暴露出的鳍部侧壁和第二凹槽底部；去除部分所述初始隔离层，直至暴露出伪栅极结构侧壁、第一沟道层侧壁、第二沟道层侧壁和第二凹槽底部的鳍部表面，在第一鳍部凹槽内形成所述隔离层。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述鳍部的方法包括：在半导体衬底上形成鳍部材料膜，所述鳍部材料膜包括若干层沿半导体衬底表面法线方向层叠的第一鳍部膜、以及位于相邻两层第一沟道层中的第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一沟道层，使第二鳍部膜形成牺牲层。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第一沟道层的材料和牺牲层的材料不同；所述第一沟道层的材料为单晶硅或单晶锗硅；所述牺牲层的材料为单晶硅锗或单晶硅。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在去除所述第一保护层之后，形成源漏掺杂层之前，进行修正处理，形成第三沟道层；所述修正处理的方法包括：在所述第一凹槽和第二凹槽暴露出的鳍部侧壁、以及所述伪栅极结构侧壁形成第二保护层；在第二凹槽底部的鳍部内形成第三凹槽，所述第三凹槽暴露出部分第一沟道层侧壁；去除第三凹槽侧壁的部分第一沟道层以形成第三沟道层，所述第三沟道层侧壁相对于第二凹槽侧壁的第二保护层覆盖的第二沟道层侧壁凹陷；形成第三沟槽层后，去除所述第二保护层。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，还包括：在去除所述第一保护层之后，形成源漏掺杂层之前，重复若干次修正处理，形成若干层第三沟道层，且各层第三沟道层在平行于基底表面方向上的长度小于相邻的上一层第三沟道层或者第二沟道层的长度。
18.一种半导体器件，其特征在于，包括：
衬底；
位于衬底上的鳍部，鳍部包括若干层沿半导体衬底表面法线方向层叠的第一沟道层和第二沟道层，第二沟道层位于第一沟道层底部，所述第二沟道层侧壁相对于第一沟道层侧壁凹陷；
横跨所述鳍部的栅极结构，且所述栅极结构分别环绕所述第一沟道层和所述第二沟道层；
位于栅极结构两侧的鳍部中的源漏掺杂层，所述源漏掺杂层分别与第二沟道层和第一沟道层接触。
19.根据权利要求18所述的半导体器件，其特征在于，所述鳍部还包括沿半导体衬底表面法线方向层叠排布的第三沟道层，所述第三沟道层位于第二沟道层底部，所述第三沟道层侧壁相对于第二沟道层侧壁凹槽。
20.根据权利要求19所述的半导体器件，其特征在于，所述鳍部还包括沿半导体衬底表面法线方向层叠排布的若干层第三沟道层，且各层第三沟道层在平行于基底表面方向上的长度小于相邻的上一层第三沟道层或者第二沟道层的长度。
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