CN106328654A - 半导体器件及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 206
- 238000000034 method Methods 0.000 title claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 230000008569 process Effects 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 132
- 230000004888 barrier function Effects 0.000 claims description 122
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 60
- 229920005591 polysilicon Polymers 0.000 claims description 60
- 239000002184 metal Substances 0.000 claims description 41
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 238000005468 ion implantation Methods 0.000 claims description 40
- 150000002500 ions Chemical class 0.000 claims description 37
- 238000009413 insulation Methods 0.000 claims description 36
- 238000003475 lamination Methods 0.000 claims description 34
- 229910021332 silicide Inorganic materials 0.000 claims description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 21
- 239000002019 doping agent Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 9
- 239000007772 electrode material Substances 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 230000007423 decrease Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 abstract description 52
- 239000010410 layer Substances 0.000 description 365
- 239000012212 insulator Substances 0.000 description 9
- 238000007667 floating Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000007792 gaseous phase Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229940090044 injection Drugs 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007334 memory performance Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- -1 phosphorus (P) Chemical class 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical group [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种半导体器件及其形成方法。所述半导体器件包括，在半导体衬底的鳍部上方形成有且呈堆叠结构的多层沟道结构，沟道结构包括沟道绝缘层和位于沟道绝缘层上的沟道层；在多层沟道结构上方形成有横跨多层沟道结构的多个漏极结构，多个漏极结构与多层沟道层一一对应，且一个漏极结构覆盖一个沟道层的侧壁。半导体器件的结构应用在NAND存储器中，多层沟道结构中一层沟道层用于形成一个存储器单元，具有呈层叠的沟道层结构可在相同的工艺尺寸条件下增加NAND存储器的密度，从而提高半导体器件持续数据密度提升能力，进而解决现有工艺中，为了增加NAND存储器密度而减小器件尺寸，而导致相邻NAND存储器之间性能互相干扰的问题。
Description
技术领域
本发明涉及半导体制造领域技术，特别涉及半导体器件及其形成方法。
背景技术
非易失性存储器是一种半导体存储器，当供电电源被移除时，仍可持续储存数据。其中，NAND存储器常用的一种非易失性存储器，其具有存储单元面积小，存储器单元的存储量大等优点，因而被广泛地应用在MP3播放器、数字相机、数字摄录像机以及移动电话等便携式电子产品的存储卡内。
图1为一种现有的NAND结构示意图。图1中NAND包括：设置在半导体衬底1上栅介质层3、位于栅介质层3上的浮栅层4，以及位于所述浮栅层4上的控制栅层6，在所述控制栅层6与浮栅层4之间形成绝缘介质层5。在所述浮栅层4两侧的半导体衬底1内形成源极和漏极2，且所述源极和漏极2之间的半导体衬底1内形成沟道7。
所述浮栅层4作为电荷势阱层，用于储存电荷，以实现数据读写；所述控制栅层6、以及源极和漏极2连接导电插塞，以导入外部电压，从而在NAND存储器中形成电场，用于控制电子进入或离开浮栅层4。
随着半导体器件发展，在同一晶圆上，NAND存储器的密度不断增加，势必需要减小NAND存储器尺寸。然而，减小NAND存储器的尺寸，会致使并列于同一晶圆上的各NAND存储器之间引起读取干扰、传输干扰、编程干扰、浮栅耦合以及热载流子注入等问题。
为此，如何在增加NAND存储器密度同时，降低各NAND存储器之间的性能影响，提升NAND的性能是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，所述半导体器件应用在NAND存储器技术中，相比于现有的NAND存储器可在确保NAND存储器性能的同时，有效提高在同一晶圆上形成的NAND存储器的密度。
为解决上述问题，本发明提供一种半导体器件，包括：
半导体衬底；
凸起于半导体衬底表面的鳍部；
位于所述鳍部上，且呈堆叠结构的多层沟道结构，所述沟道结构包括沟道绝缘层和位于所述沟道绝缘层上的沟道层；多层沟道结构中的多层沟道层沿所述鳍部的延伸方向的长度由下至上依次递减，使所述多层沟道层沿所述鳍部的延伸方向呈阶梯状结构；
横跨所述多层沟道结构的多个漏极结构；所述多个漏极结构沿所述鳍部延伸方向排列，相邻两个漏极结构间形成有间隔；所述多个漏极结构与多层沟道层一一对应，且一个所述漏极结构覆盖一个所述沟道层的侧壁；
横跨所述多层沟道结构、且位于所述多个漏极结构一侧的栅极，所述栅极覆盖各沟道层的侧壁；
横跨所述多层沟道结构，且位于所述栅极远离所述多个漏极结构一侧的源极结构，所述源极结构覆盖各沟道层的侧壁。
可选地，所述半导体器件包括第一沟道层和位于所述第一沟道层上方的第二沟道层；
所述多个漏极结构包括第二漏极结构和第一漏极结构，所述第二漏极结构位于所述第一漏极结构和所述栅极之间；
所述第二漏极结构横跨所述第二沟道层，且覆盖所述第二沟道层的侧壁；所述第一漏极结构横跨所述第一沟道层覆盖于所述第一沟道层的侧壁，且不与所述第二沟道层接触。
可选地，所述半导体器件包括多个所述栅极，所述多个栅极沿所述鳍部延伸方向排列，且相邻栅极间形成间隔；
所述源极结构和多个漏极结构沿所述鳍部延伸方向，位于所述多个栅极的相对两侧。
可选地，所述半导体器件还包括：覆盖位于最上层的沟道层端面的顶部绝缘层。
可选地，各层所述沟道层的厚度相同。
可选地，所述半导体器件还包括位于所述半导体衬底表面的隔离绝缘层，所述鳍部露出于所述隔离绝缘层，且所述栅极、源极结构和漏极结构均位于所述隔离绝缘层上方。
可选地，所述半导体器件还包括：形成于所述栅极表面的第一金属硅化物层、形成于所述源极结构表面的第二金属硅化物层，以及形成于所述漏极结构表面的第三金属硅化物层。
可选地，所述半导体器件还包括位于所述半导体衬底表面的介质层，所述介质层覆盖所述鳍部、栅极、源极结构和漏极结构，所述介质层用以形成互连结构。
可选地，所述源极结构和漏极结构的材料为碳化硅或锗化硅；所述沟道层为掺杂有离子的多晶硅层。
可选地，所述栅极包括覆盖在所述鳍部表面的第一栅绝缘层，位于所述第一栅绝缘层上的势阱层、位于所述势阱层上的第二栅绝缘层，以及位于所述第二栅绝缘层上的栅极层。
可选地，所述势阱层的材料为氮化硅。
本发明还提供了一种半导体器件的形成方法，包括：
提供半导体基底；
在所述半导体基底上由下至上依次形成多个沟道材料叠层，所述沟道材料叠层包括第一绝缘层和位于所述第一绝缘层上的沟道材料层；
刻蚀所述多个沟道材料叠层以及半导体基底，形成半导体衬底、凸起于所述半导体衬底表面的鳍部和位于所述鳍部上且呈堆叠结构的多层沟道结构；所述沟道结构包括由所述第一绝缘层形成的沟道绝缘层，以及位于所述沟道绝缘层上、由所述沟道材料层形成的沟道层，多层沟道结构中的多层沟道层沿所述鳍部的延伸方向的长度由下至上依次递减，使所述多层沟道层沿所述鳍部的延伸方向的一端呈阶梯状结构；
在所述半导体衬底上形成横跨所述多层沟道结构，且覆盖所述多层沟道结构中各层沟道层侧壁的栅极；
在所述鳍部上形成横跨所述多层沟道结构，且位于所述栅极一侧的源极结构，所述源极结构覆盖各沟道层的侧壁；
在所述鳍部上形成横跨所述多层沟道结构，且位于所述栅极远离所述源极结构一侧的多个漏极结构；所述多个漏极结构沿所述鳍部延伸方向排列，相邻两个漏极结构间形成有间隔；所述多个漏极结构与多层沟道层一一对应，且一个所述漏极结构覆盖一个所述沟道层的侧壁。
可选地，在所述半导体基底上形成所述沟道材料叠层的步骤包括：
在所述半导体基底上形成一层所述第一绝缘层；
在所述第一绝缘层上形成多晶硅层；
向部分或全部的所述多晶硅层内掺杂离子，在所述多晶硅层内形成离子掺杂区域，以所述离子掺杂区域作为所述沟道材料层；
在所述半导体基底上依次层叠形成多个沟道材料叠层的步骤包括：
沿所述鳍部的延伸方向，使位于上层的多晶硅层内的离子掺杂区域的尺寸小于位于下层的多晶硅层内的离子掺杂区域的尺寸，从而使所述多个沟道材料叠层内的多个离子掺杂区域沿所述鳍部的延伸方向呈阶梯状结构。
可选地，在所述半导体基底上依次层叠形成多个沟道材料叠层的步骤包括：在所述半导体基底上形成两个所述沟道材料叠层；
形成两个所述沟道材料叠层的步骤包括：
在所述半导体基底上形成一第一绝缘层，之后在所述第一绝缘层上形成一多晶硅层，再向全部的所述多晶硅层内掺杂离子，形成第一离子掺杂区域，包括所述第一离子掺杂区域的多晶硅层和所述第一绝缘层组成一个所述沟道材料叠层；
在掺杂离子后的多晶硅层上形成另一第一绝缘层，之后在所述另一第一绝缘层上形成另一多晶硅层；
在所述另一多晶硅层沿所述鳍部延伸方向一端端部表面形成掩模，向未覆盖有所述掩模的另一多晶硅层内掺杂离子，以形成第二离子掺杂区域，且使所述第一离子掺杂区域和第二离子掺杂区域沿所述鳍部延伸方向的一端为阶梯状结构；包括第二离子掺杂区域的另一多晶硅层和所述另一第一绝缘层组成另一个所述沟道材料叠层。
可选地，在所述半导体衬底上形成所述栅极的步骤包括：
在所述半导体衬底上形成保型覆盖所述鳍部的第二绝缘层，并刻蚀所述第二绝缘层，形成覆盖在所述鳍部顶端和侧壁的第一栅绝缘层；
在所述半导体衬底上形成势阱材料层，所述势阱材料层覆盖所述第一栅绝缘层，并刻蚀所述势阱材料层，形成覆盖住在所述第一栅绝缘层的势阱层；
在所述半导体衬底上形成另一第二绝缘层，所述另一第二绝缘层覆盖所述势阱层，并刻蚀所述第二绝缘层，形成覆盖住在所述势阱层的第二栅绝缘层；
在所述半导体衬底保型覆盖栅极材料层，并刻蚀所述栅极材料层、第二栅绝缘层、势阱层和第一栅绝缘层；刻蚀后的栅极材料层形成栅极层，所述栅极层和刻蚀后的所述第一栅绝缘层、势阱层和第二栅绝缘层组成所述栅极。
可选地，在所述半导体衬底上形成势阱材料层的步骤包括：在所述半导体衬底上形成氮化硅层，以作为所述势阱层。
可选地，形成所述源极结构的步骤包括：
在所述半导体衬底上保型覆盖源极材料层，之后刻蚀所源极材料层，以在所述栅极一侧形成所述源极结构。
可选地，形成多个漏极结构的步骤包括：
在所述半导体衬底上形成介质层；
刻蚀所述介质层，在所述介质层内，且位于所述鳍部的上方形成多个开孔，其中沿所述鳍部延伸方向，靠近所述鳍部延伸方向端部的开孔的深度小于远离所述鳍部延伸方向端部的开孔的深度，使各开孔仅露出多层沟道层中对应的沟道层；
向各所述开孔内填充漏极材料层，从而在所述介质层内形成多个漏极结构。
可选地，形成所述多层沟道结构后，形成所述栅极前，所述半导体器件的形成方法还包括：
在所述半导体衬底上形成隔离绝缘层材料，并刻蚀所述隔离绝缘层材料以在所述半导体衬底表面形成隔离绝缘层，所述隔离绝缘层露出所述鳍部。
可选地，在形成所述漏极结构后，所述半导体器件的形成方法还包括：
去除部分所述介质层，露出所述栅极、源极结构，和漏极结构的顶部；
在所述半导体衬底表面形成金属层，所述金属层覆盖所述栅极、源极结构，和漏极结构的顶部；
进行退火工艺，使所述金属层与栅极、源极结构以及漏极结构反应，在所述栅极表面形成第一金属硅化物层、在所述源极结构表面形成第二金属硅化物层，在所述漏极结构表面形成第三金属硅化物层。
可选地，所述源极结构和漏极结构的材料为碳化硅或锗化硅；所述沟道层的材料为掺杂有离子的多晶硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明半导体器件中，在半导体衬底的鳍部上方形成有呈堆叠结构的多层沟道结构，所述沟道结构包括沟道绝缘层和位于所述沟道绝缘层上的沟道层；在所述多层沟道结构上方形成有横跨所述多层沟道结构的多个漏极结构，所述多个漏极结构与多层沟道层一一对应，且一个所述漏极结构覆盖一个所述沟道层的侧壁。所述半导体器件的结构应用在NAND存储器中，多层沟道结构中一层沟道层用于形成一个存储器单元，上述具有呈层叠的沟道层结构可在相同的工艺尺寸条件下增加NAND存储器的密度，从而提高增加半导体器件持续数据密度提升能力，进而解决现有工艺中，为了增加NAND存储器密度而减小器件尺寸，从而导致相邻NAND存储器之间性能互相干扰的问题。因而，相比于现有的NAND存储器结构，所述半导体器件运用在NAND存储器中，可增加晶圆上形成的NAND存储器密度同时，确保NAND器件的性能。
此外，在所述多层沟道结构上形成有多个横跨所述多层沟道结构的栅极，所述栅极覆盖所述多层沟道结构上各沟道层的侧壁，从而在使用过程中，使沟道层和栅极对势阱层具有更强的耦合作用，从而相比于现有的NAND存储器，使NAND存储器具有更好的数据写入能力。
本发明半导体器件的形成方法中，在半导体基底上形成多个沟道材料叠层，之后刻蚀所述多个沟道材料叠层和半导体基底，从而形成半导体衬底、凸起于半导体衬底表面的鳍部，以及位于所述鳍部上且呈堆叠结构的多层沟道结构，所述多层沟道结构用于形成多个存储器单元。所述半导体器件的形成方法可与现有的鳍式场效应晶体管(Fin FET)的工艺兼容，从而降低工艺成本。
附图说明
图1为现有的NAND存储器的结构示意图；
图2至图7为本发明半导体器件一实施例的结构示意图；
图8至图31为本发明半导体器件的形成方法一实施例的结构示意图。
具体实施方式
由背景技术可知，随着半导体器件发展，对于晶圆上的半导体器件密度提出更高要求。现有技术中，往往通过减小半导体器件尺寸以增加半导体器件密度，如在NAND存储器中，会通过减小NAND存储器的尺寸，以提高NAND存储器的密度。然而减小NAND存储器的尺寸后，所引发的NAND存储器之间读取干扰、传输干扰、编程干扰、浮栅耦合以及热载流子注入等问题较为严重。
为此，本发明提供了一种半导体器件及其形成方法。所述半导体器件包括：
凸起于半导体衬底表面的鳍部；
位于所述鳍部上，且呈堆叠结构的多层沟道结构，所述沟道结构包括沟道绝缘层和位于所述沟道绝缘层上的沟道层；多层沟道结构中的多层沟道层沿所述鳍部的延伸方向的长度由下至上依次递减，使所述多层沟道层沿所述鳍部的延伸方向呈阶梯状结构；
横跨所述多层沟道结构的多个漏极结构；所述多个漏极结构沿所述鳍部延伸方向并列排列，相邻两个漏极结构间形成有间隔；所述多个漏极结构与多层沟道层一一对应，且一个所述漏极结构覆盖一个所述沟道层的侧壁；
横跨所述多层沟道结构，且位于所述多个漏极结构一侧的栅极，所述栅极覆盖各沟道层的侧壁；
横跨所述多层沟道结构，且位于所述栅极远离所述多个漏极结构一侧的源极结构，所述源极结构覆盖各沟道层的侧壁。
所述半导体器件的结构应用在NAND存储器中，多层沟道结构中一层沟道层用于形成一个存储器单元，上述具有呈层叠的沟道层结构可在相同的工艺尺寸条件下增加NAND存储器的密度，从而提高增加半导体器件持续数据密度提升能力，进而解决现有工艺中，为了增加NAND存储器密度而减小器件尺寸，从而导致相邻NAND存储器之间性能互相干扰的问题。因而，相比于现有的NAND存储器结构，所述半导体器件运用在NAND存储器中，可增加晶圆上NAND存储器密度同时，确保NAND器件的性能。
此外，在所述多层沟道结构上形成有多个横跨所述多层沟道结构的栅极，所述栅极覆盖所述多层沟道结构上各沟道层的侧壁，从而在使用过程中，使沟道层和栅极对势阱层具有更强的耦合作用，从而相比于现有的NAND存储器，所述半导体器件运用在NAND存储器中，使NAND存储器具有更好的数据写入能力。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7为本发明一实施例提供的半导体器件的结构示意图。
图2为本实施例半导体器件的立体结构示意图，图3、图4、图5、图6和图7分别为图2沿AA’方向、BB’方向、CC’方向、DD’方向和EE’方向剖面示意图。
先参考图2，本实施例半导体器件包括：
半导体衬底10和凸起于所述半导体衬底10上的鳍部11。
本实施例中，所述半导体衬底10和鳍部11一体成型。
所述半导体衬底10为硅衬底，在其他实施例中所述半导体衬底10还可以是锗衬底、锗硅衬底、砷化镓衬底或绝缘体上硅衬底，本发明对所述半导体衬底的材料和结构不做限定，常见的半导体衬底均可作为本发明的半导体衬底。
在所述半导体衬底10的表面还形成有隔离绝缘层20，所述鳍部11露出于所述隔离绝缘层20。
所述隔离绝缘层20的材料可选为氧化硅，但本发明对所述隔离绝缘层20的材料并不做限定。
所述半导体器件中，在所述鳍部上方形成有多层沟道结构。其中，每一层沟道结构包括沟道绝缘层和位于所述沟道绝缘层上的沟道层。
结合参考图2和图3，本实施例半导体器件包括两层沟道结构101和102，其中沟道结构101包括位于所述鳍部11表面的第一沟道绝缘层31，位于第一绝缘层31上的第一沟道层32；沟道结构102包括位于第一沟道层32上的第二沟道绝缘层33和位于第二沟道绝缘层33上的第二沟道层34。
两个所述沟道结构101和102用于形成不同的NAND存储器单元，从而提高同一晶圆上的NAND存储器密度。
所述半导体器件中，所述多层沟道结构中的多层沟道层沿所述鳍部11的延伸方向的长度由下至上依次递减，使所述多层沟道层沿所述鳍部的延伸方向呈阶梯状结构。
继续参考图3，位于下层的第一沟道层32沿X方向(即所述鳍部11的延伸方向)的长度大于位于上层的第二沟道34的长度，使得所述第一沟道层32和第二沟道层34沿所述X方向呈阶梯状结构。
可选地，本实施例中，所述第一沟道绝缘层31和第二沟道绝缘层33的材料为氧化硅。所述第一沟道层32和第二沟道层34的材料为掺杂有离子的多晶硅层，掺杂入多晶硅层的离子可以为磷(P)等N型离子，或是硼(B)等P型离子，其根据所要形成的存储器的类型等实际要求决定。
所述第一沟道绝缘层、第二沟道绝缘层、第一沟道层和第二沟道层的形成方法可以使化学气相沉积(CVD)，向多晶硅层内掺杂离子的方法可以是原位掺杂，即在形成多晶硅层同时向多晶硅层内掺杂离子，抑或是在形成多晶硅层后采用离子注入等方式向多晶硅层内注入离子。本发明对第一沟道绝缘层、第二沟道绝缘层、第一沟道层和第二沟道层的形成方法并不做限定。
可选地，各沟道结构中的沟道层的厚度相同。
本实施例中，所述第一沟道层32和第二沟道层34的厚度相同。进一步可选地，在所述第二沟道层34上还形成有顶部绝缘层35，所述第一沟道层32和第二沟道层34沿所述鳍部11延伸方向仅露出侧壁。
本实施例中，所述顶部绝缘层35的材料为氧化硅，形成方法可选为CVD，但本发明对所述顶部绝缘层35的材料和形成方法不做限定。
继续参考图2，所述半导体器件，还包括位于所述顶部绝缘层35上，且横跨所述多层沟道结构的多个漏极结构；所述多个漏极结构沿所述鳍部延伸方向并列排列，且相邻两个漏极结构间形成有间隔；所述多个漏极结构与多层沟道层一一对应，且一个所述漏极结构覆盖一个所述沟道层的侧壁。所述多个漏极结构均位于所述隔离绝缘层20上方。
本实施例半导体器件包括两个漏极结构，第一漏极结构61和第二漏极结构62。
结合参考图2和图6，所述第一漏极结构61沿所述X方向，位于所述鳍部11的端部，覆盖所述第一沟道层32的侧壁，且不与所述第二沟道层34接触；结合参考图2和图7，所述第二漏极结构62位于所述第一漏极结构61的一侧，位于所述第一沟道层31的上方，并覆盖所述第二沟道层34的侧壁，且不与所述第一沟道层32接触。
可选方案中，沿X方向，所述第一漏极结构61和第二漏极结构62的宽度相同。
本实施例中，所述第一沟道层32和第二沟道层34的厚度相同，且沿X方向，所述第一漏极结构61和第二漏极结构62的宽度相同，使得所述第一漏极结构61和第一沟道层32的接触面积与所述第二漏极结构62和第二沟道层34的接触面积相同，从而提高后续形成的NAND使用过程中，沟道结构101和102对应的不同的存储单元控制的准确性。
但在本发明的另一实施例中，所述第一漏极结构61和第二漏极结构62沿X方向的宽度可以相同或不同，且所述第一沟道层32和第二沟道层34的厚度可相同或不同。更进一步的，在所述第二沟道层34上不形成所述顶部绝缘层35，致使所述第二沟道层34的上表面裸露，且与所述第二漏极结构61接触，从而使得所述第一漏极结构61和第一沟道层32的接触面积与所述第二漏极结构62和第二沟道层34的接触面积不同。上述改变不影响本发明的目的实现。
本实施例中，所述漏极结构的材料为氮化硅(SiC)或锗化硅(SiGe)。
在漏极结构顶部表面形成有第三金属硅化物层，用于形成与所述漏极结构连接的互连结构。
本实施例中，在所述第一漏极结构61的顶部表面形成有第三金属硅化物层73，在所述第二漏极结构62的顶部表面形成有第三金属硅化物层72。
可选地，所述第三金属硅化物层72和73的材料可选为镍硅材料。
值得注意的是，本实施例半导体器件包括两层沟道结构，以及与两层沟道结构一一对应的两个漏极结构，但在其他实施例的半导体结构中可包括三层或大于三层沟道结构，以及与多层沟道结构一一对应的三个或是大于三个漏极结构，这些简单的改变均在本发明的保护范围内。
结合参考图2和图5，所述半导体器件还包括横跨所述多层沟道结构，且位于所述多个漏极结构一侧的栅极，所述栅极覆盖各沟道层的侧壁。
本实施例中，所述第二漏极结构62位于所述栅极和第一漏极结构61之间。
本实施例中，所述栅极覆盖所述第一沟道层32和第二沟道层34的侧壁。
可选地，所述半导体器件包括多个所述栅极，所述多个栅极沿所述鳍部延伸方向并列排列，且相邻栅极堆叠间形成间隔。
各个栅极均位于所述隔离绝缘层20上方。
本实施例中，所述半导体器件包括三个并列排列的栅极41、42和43。
参考图5，每个栅极包括覆盖在所述鳍部11表面的第一栅绝缘层51，位于所述第一栅绝缘层51上的势阱层52、位于所述势阱层52上的第二栅绝缘层53，以及位于所述第二栅绝缘层53上的栅极层54，所述势阱层52用于存储电子。
本实施例中，所述第一栅绝缘层51和第二栅绝缘层53的材料为氧化硅(SiO)，所述势阱层52的材料为氮化硅(SiN)。所述第一栅绝缘层51、势阱层52和第二栅绝缘层53形成O-N-O结构，用于控制信息的写入和擦除。
可选地，所述栅极层的材料为碳化硅或锗化硅。
在所述各个栅极的顶部表面(即所述栅极层的顶部表面)形成有第一金属硅化物层70，用于形成与所述栅极连接的金属互结构。
可选地，所述第一金属硅化物层70的材料可选为镍硅材料。
本实施例中，所述栅极覆盖所述多层沟道结构上各沟道层的侧壁，从而使用过程中，使沟道层和栅极对势阱层具有更强的耦合作用，从而相比于现有的NAND存储器，所述半导体器件运用在NAND存储器中，使NAND存储器具有更好的数据写入能力。
值得注意的是，本实施例半导体器件包括三个栅极41、42和43，但其他实施例的半导体器件可包括1个，2个或是大于或等于4各所述栅极。本发明对所述栅极的个数不做限定。
再结合参考图2和图4，所述半导体器件还包括源极结构50。所述源极结构50横跨所述多层沟道结构，且位于所述栅极远离所述多个漏极结构的一侧，即所述源极结构50和多个漏极结构沿所述鳍部延伸方向，分别位于所述多个栅极的相对两侧；所述源极结构50覆盖各沟道层的侧壁。所述源极结构50位于所述隔离绝缘层20上方。
本实施例中，所述源极结构50覆盖所述第一沟道层32和第二沟道层34的侧壁。
可选地，所述源极结构50的材料为碳化硅或锗化硅。
本实施例中，在所述源极结构50顶部表面形成有第二金属硅化物层71，用于形成连接所述源极结构50的互连结构。
可选地，所述第二金属硅化物层71的材料为镍硅材料。
所述半导体器件还包括位于所述半导体衬底10表面的介质层(图中未显示)，所述介质层覆盖所述鳍部11、栅极、源极结构50和漏极结构。所述介质层用以形成互连结构，所述介质层为现有技术，在此不再赘述。
本实施例半导体器件应用在NAND存储器中，多层沟道结构中一层沟道层用于形成一个存储器单元，上述具有呈层叠的沟道层结构可在相同的工艺尺寸条件下增加NAND存储器的密度，从而提高增加半导体器件持续数据密度提升能力，进而解决现有工艺中，为了增加NAND存储器密度而减小器件尺寸，从而导致相邻NAND存储器之间性能互相干扰的问题。因而，相比于现有的NAND存储器结构，所述半导体器件运用在NAND存储器中，可增加晶圆上形成的NAND存储器密度同时，确保NAND器件的性能。
此外，本发明还提供了一种半导体器件的形成方法，用以形成上述半导体器件，但本实施例半导体器件的形成方法并不限定所述半导体器件的结构。
图8至图31为本实施例半导体器件的形成方法的结构示意图。
先参考图8，提供半导体基底100。
本实施例中，所述半导体基底100为硅基底，在其他实施例中所述半导体基底100还可以是锗基地、锗硅基地、砷化镓基底或绝缘体上硅基底，此外，在所述半导体基底100内以掺杂有P型离子或是N型离子，用于形成P阱或是N阱，本发明对所述半导体基底100的材料和结构并不做限定。
本实施例中，所述半导体基底100包括第一部分I和第二部分II，本实施例中，所述半导体器件可以和其他外围器件同时形成，兼容现有的半导体器件工艺中。
继续参考图8，本实施例中，在所述第一部分I的半导体器件内形成有凹槽104，所述凹槽104用于形成本实施例的半导体器件。
值得注意的是，后续为了更为清晰地描述本实施例半导体器件的形成方法，附图9～31中的仅示意了半导体基底第一部分I内的凹槽内的结构，即本实施例半导体器件的形成方法描述的为在所述凹槽104内的半导体器件的过程。
接着在所述半导体基底100上(指的是所述凹槽104底部)上由下至上依次形成多个沟道材料叠层，每一沟道材料叠层包括第一绝缘层和位于所述第一绝缘层上的沟道材料层；
参考图9，本实施例中，形成所述多个沟道材料叠层的步骤包括形成两个所述沟道材料叠层，第一沟道材料叠层和第二沟道材料叠层。具体过程包括：
参考图9，在所述半导体基底100上形成一层所述第一绝缘层200。
本实施例中，所述第一绝缘层200的材料是氧化硅，形成方法可选为化学气相沉积(CVD)。
之后，在所述第一绝缘层200上形成多晶硅层，并向所述多晶硅层内掺杂离子，形成第一离子掺杂区域210。
本实施例中，向所述多晶硅层内掺杂离子的步骤包括，向全部的所述多晶硅层内掺杂离子，所述第一离子掺杂区域210为掺杂后的多晶硅层。
在本发明另一实施例中，可仅向部分所述第一绝缘层200上的多晶硅层内掺杂离子，以形成所述第一离子掺杂区域。这些改变均在本发明的保护范围内。
所述多晶硅层的形成方法可以是化学气相沉积(CVD)，向多晶硅层内掺杂离子的方法可以是原位掺杂，在形成多晶硅层同时向多晶硅层内掺杂离子，抑或是在形成多晶硅层后采用离子注入等方式向多晶硅层内注入离子。本发明对第一离子掺杂区域的形成方法并不做限定。
此外，掺杂入多晶硅层的离子可以为磷(P)等N型离子，或是硼(B)等P型离子，其根据所要形成的存储器的类型等实际要求决定，本发明对此不做具体限定。
结合参考图10，所述第一绝缘层200和位于所述第一绝缘层200表面形成有所述第一离子掺杂区域210的多晶硅层组成第一沟道材料叠层110。
继续参考图10，在所述第一离子掺杂区域210上形成另一第一绝缘层220，再结合参考图11，在所述另一第一绝缘层220上形成另一多晶硅层230，并在所述另一多晶硅层230内掺杂离子，以形成第二离子掺杂区域231；且沿X方向，所述第二离子掺杂区域231的长度小于所述第一离子掺杂区域210的长度，即在所述X方向末端，所述另一多晶硅层230包括未掺杂离子的部分232，从而使得在所述X方向的端部，所述第一离子掺杂区域210和第二离子掺杂区域231沿所述X方向的一端为阶梯状结构。
本实施例中，所述另一第一绝缘层220的材料和形成方法与第一绝缘层200的材料和形成方法相同，在此不再赘述。
向所述另一多晶硅层230内注入离子形成第二离子掺杂区域231的步骤包括，形成所述另一多晶硅层230后，在所述另一多晶硅层230沿X方向端部形成掩模层(图中未显示)，之后以所述掩模层为掩模，向为覆盖所述掩模层的多晶硅层230内注入离子，以形成所述第二离子掺杂区域231，且所述掩模层下方的多晶硅层230形成未掺杂离子的部分232。
所述另一第一绝缘层220和形成有第二离子掺杂区域231的多晶硅层230组成第二沟道材料叠层120。
本实施例中，所述第一离子掺杂区域210和第二离子掺杂区域231中的离子类型相同。
可选地，所述第一离子掺杂区域210和第二离子掺杂区域231的厚度相同，离子掺杂的量相同。
进一步可选地，本实施例中，在形成所述第二离子区域231后，在所述另一多晶硅层230上形成顶部绝缘材料层240，所述顶部绝缘材料层240覆盖住所述另一多晶硅层230的表面。
可选地，本实施例中，所述顶部绝缘材料层240的表面高度，与图8中第一部分I的半导体基底100的表面齐平，后续刻蚀所述第一部分I的本半导体基底100形成鳍部同时，可在所述第二部分II的上形成其他器件的鳍部，用以形成外围的器件。从而使得本实施例提供的半导体器件的形成方法与现有的鳍式场效应晶体管(Fin FET)的工艺兼容，从而降低工艺成本。
形成所述顶部绝缘材料层240后，刻蚀所述多个沟道材料叠层以及半导体基底，形成半导体衬底、凸起于所述半导体衬底表面的鳍部和位于所述鳍部上且呈堆叠结构的多层沟道结构；所述沟道结构包括沟道绝缘层和位于所述沟道绝缘层上的沟道层，多层沟道结构中的多层沟道层沿所述鳍部的延伸方向的长度由下至上依次递减，使所述多层沟道层沿所述X方向的一端呈阶梯状结构。
本实施例中，形成所述鳍部和多层沟道结构的步骤包括：先参考图12，在所述顶部绝缘材料层240上形成沿所述X方向延伸的长条形掩模400。
本实施例中，所述掩模400的材料为氮化硅，但本发明对所述掩模400的材料并不做限定。
再结合参考图10～图13，以所述掩模400为掩模刻蚀所述顶部绝缘材料层240，第二沟道材料叠层120、第一沟道材料叠层110以及所述半导体基底。
结合参考图13和图14，图14为图13中半导体器件沿B1-B1’向的剖面结构示意图，刻蚀工艺后，所述顶部绝缘材料层240形成顶部绝缘层350，所述第一沟道材料叠层110形成第一沟道结构130，所述第一绝缘材料层200形成第一绝缘层300，第一离子掺杂区域210形成第一沟道层310；结合参考图13和图15，图15为图13中半导体器件沿B2-B2’向的剖面结构示意图，所述第二沟道材料叠层120形成第二沟道结构140，另一第一绝缘层220形成第二绝缘层320，第二离子掺杂区域231形成第二沟道层340，未被刻蚀的半导体基底100形成半导体衬底103，且刻蚀所述半导体基底后，在所述半导体衬底103上形成凸起的鳍部150，且所述鳍部150平行于所述X方向延伸，且沿所述鳍部150延伸方向，所述第一沟道层310长度大于所述第二沟道层340长度，使得沿所述鳍部150的延伸方向的一端，所述第一沟道层310和第二沟道层340呈阶梯状结构。
再参考图16，在所述半导体衬底103上形成隔离绝缘层材料(图中未显示)，并刻蚀所述隔离绝缘层材料，在所述半导体衬底103表面形成隔离绝缘层250，所述隔离绝缘层250露出所述鳍部150。
本实施例中，所述隔离绝缘层250的材料为氧化硅，形成所述隔离绝缘层材料的方法可选为化学气相沉积，刻蚀所述隔离绝缘层材料以形成所述隔离绝缘层250的方法可选为干法刻蚀，其中，所述掩模400可减小刻蚀所述隔离绝缘层材料时保护其下方的结构受到的损伤。上述方法均为本发明现有技术，在此不再赘述。
形成所述隔离绝缘层250后，在所述半导体衬底103上形成横跨所述多层沟道结构，且覆盖所述多层沟道结构中各层沟道层侧壁的栅极。
结合参考图17、图18、图19和图20，其中图18为图17沿A1-A1’方向的剖面结构示意图，图19为图17沿B3-B3’方向的剖面示意图，图20为图17沿B4-B4’方向的剖面示意图。本实施例形成栅极的具体步骤包括：
在所述半导体衬底103上形成保型覆盖所述鳍部的第二绝缘层(图中未显示)；之后刻蚀所述第二绝缘层，形成覆盖在所述鳍部150侧壁以及所述掩模400侧壁和顶部的第一栅绝缘层510。
本实施例中，所述第二绝缘层的材料为氧化硅，形成方法为化学气相沉积，刻蚀所述第二绝缘层的方法为干法刻蚀，该步骤为本领域现有技术，在此不再赘述。
之后，在所述半导体衬底103上形成势阱材料层(图中未显示)，所述势阱材料层覆盖所述第一栅绝缘层510；之后并刻蚀所述势阱材料层，形成覆盖住在所述第一栅绝缘层510的势阱层520。所述势阱层520用于存储电子，以记录信息。
本实施例中，所述势阱材料层的材料为氮化硅，形成方法为化学气相沉积，刻蚀所述势阱材料层的方法为干法刻蚀，该步骤为本领域现有技术，在此不再赘述。
形成所述势阱层520后，再于所述半导体衬底103上形成另一第二绝缘层，所述另一第二绝缘层覆盖所述势阱层520；之后刻蚀所述另一第二绝缘层，形成覆盖住在所述势阱层520的第二栅绝缘层530。
本实施例中，所述第二栅绝缘层530的形成方法与所述第一栅绝缘层510的形成方法相似，且均为本领域现有技术，再次不再赘述。
所述第一栅绝缘层510、势阱层520和第二栅绝缘层530用于形成O-N-O结构，用于控制信息的写入和擦除。
继续结合参考图17～图20，形成所述第二栅绝缘层530后，在所述半导体衬底103保型覆盖栅极材料层540。
之后再结合参考图21和图22，其中图22为图21沿B5-B5’方向的剖面结构示意图。刻蚀所述栅极材料层540，第二栅绝缘层530、势阱层520和第一栅绝缘层510；刻蚀后的栅极材料层形成栅极层，所述栅极层与刻蚀后的第二栅绝缘层530、势阱层520和第一栅绝缘层510所形成的呈叠层结构的栅极材料层540、第二栅绝缘层530、势阱层520和第一栅绝缘层510组成一个所述栅极，所述栅极覆盖所述鳍部150、第一栅绝缘层510、势阱层520和第二栅绝缘层530的侧壁。
可选地，在所述半导体衬底103上形成所述栅极的步骤包括，在所述半导体衬底103上形成沿所述鳍部150延伸方向并列排列的多个栅极，且各个栅极之间形成间隔。
本实施例中，在所述半导体衬底103上形成3个所述栅极，栅极610、620和630，可选地，在所述半导体衬底上形成3个栅极结构相同。
形成各个栅极后，在所述鳍部150上形成源极结构，所述源极结构横跨所述多层沟道结构，覆盖各沟道层的侧壁；且位于所述栅极背向所述阶梯状结构的一侧。
参考图23，本实施例中，形成所述源极结构的步骤包括：
先在所述半导体衬底103上保型覆盖源极材料层700；
本实施例中，所述源极材料层700的材料为碳化硅或锗化硅，形成方法为化学气相沉积或外延生长工艺。形成所述源极材料层700的方法为本领域的现有技术，在此不再赘述。
之后参考图24和图25。其中，图25为图24中沿B6-B6’方向的剖面结构示意图。
刻蚀所述源极材料层700，以在各个栅极610、620和630背向所述阶梯状结构的一侧形成源极结构710。刻蚀所述源极材料层700的方法为本领域的现有技术，在此不再赘述。
在形成所述源极结构后，于所述鳍部103上形成多个漏极结构，所述多个漏极结构横跨所述多层沟道结构，且位于各个栅极远离所述源极结构710的一侧(即位于所述多层沟道结构的阶梯状结构的对应位置处)。所述多个漏极结构沿所述鳍部150延伸方向并列排列，相邻两个漏极结构间形成有间隔；且所述多个漏极结构与多层沟道层一一对应，且一个所述漏极结构覆盖一个所述沟道层的侧壁。
结合参考图26、27、28和29。其中，图27为图26沿A2-A2’方向的剖面结构示意图、图28为图26沿B8-B8’方向的剖面结构示意图，图29为图26沿B9-B9’方向的剖面结构示意图。
本实施例中，形成多个漏极结构的步骤包括：
先参考图26，在所述半导体衬底103上形成介质层800。
所述介质层800的材料可选为氧化硅，形成方法可选为化学气相沉积，但本发明对所述介质层800的材料以及形成方法不做限定。
之后，结合参考图26～图29，刻蚀所述介质层800，在所述介质层800内，位于所述鳍部150的上方形成多个开孔，其中沿所述鳍部150延伸方向，靠近所述鳍部150的延伸方向端部的开孔的深度小于远离所述鳍部150的延伸端部的开孔的深度，使各开孔仅露出一层所述沟道层。
具体地，本实施例中，在所述介质层800内，位于多层沟道结构的阶梯状结构处形成两个开孔，第二开孔810和第一开孔820，所述第二开孔810靠近各个栅极，位于所述第一沟道层310上方，且仅露出所述第二沟道层340；所述第一开孔820位于所述第二沟道340的一侧，深度大于第二开孔810，且露出所述第一沟道层310。
可选地，所述第二开孔810露出的第二沟道层340侧壁的面积，与所述第一开孔820露出的第一沟道层310侧壁的面积相同。
可选地，本实施例中，所述第二开孔810露出所述绝缘层200。
本实施例中，刻蚀所述介质层800以形成所述第二开孔810和第一开孔820的方法为干法刻蚀，且刻蚀所述介质层时，所述掩模400保护其下方的半导体结构免受损伤。刻蚀所述介质层800的方法为本领域的现有技术，在此不再赘述。
之后，结合参考图29和30，向所述第一开孔820和第二开孔810内填充漏极材料层，从而在所述介质层内800内，位于所述第二开孔810内形成第二漏极结构910，在所述第一开孔820内形成第一漏极结构920。
本实施例中，所述第二漏极结构910覆盖的第二沟道层340侧壁的面积，与所述第一漏极结构920覆盖的第一沟道层310侧壁的面积相同。
其中，图30为了更为清晰地显示本实施例中漏极结构的形态，未显示介质层80。
其中，所述第二漏极结构910覆盖所述第二沟道层340的侧壁，所述第一漏极结构920覆盖所述第一沟道层310的侧壁。
本实施例中，两个漏极结构的材料为碳化硅或锗化，形成方法为化学气相沉积，但本发明对所述漏极结构的材料和形成方法并不做限定。
值得注意的是，本实施例中，在所述第二栅绝缘层350上保留所述掩模400，所述掩模400并不会影响本发明的性能，在其他实施例中，可以直接以所述掩模400作为顶部绝缘层350，这些简单的改变均在本发明的保护范围内。
接着参考图31，各个漏极结构、栅极和源极结构的表面形成金属硅化物层，用于在所述漏极结构、栅极和源极结构上形成互连结构。
如图31中，在所述栅极610、620和630的表面分别形成第一金属硅化物层1100，在所述源极结构710表面形成第二金属硅化物层1000，在所述漏极结构910和920上分别形成第三金属硅化物层1210和1220。
形成各金属硅化物层的步骤包括：
去除部分所述介质层800，露出栅极结构的栅极层、源极结构，和漏极结构的顶部；
在所述半导体衬底103表面形成金属层(图中未显示)，所述金属层覆盖所述栅极层、源极结构，和漏极结构的顶部；
之后，进行退火工艺，使所述金属层与栅极层、源极结构以及漏极结构反应，在所述栅极610、620和630表面形成所述第一金属硅化物层1100、在所述源极结构710表面形成所述第二金属硅化物层1000，在所述漏极结构910和920表面形成分别所述第三金属硅化物层1210和1220。
在再去除未与所述栅极层、源极结构以及漏极结构反应的金属层后，露出各金属硅化物层。
本实施例中，所述金属层的材料可选为镍，各金属硅化物层的材料为镍硅材料。但本发明对所述金属层的具体材料并不做限定。
接着，可在所述半导体衬底103上形成另一介质层(图中未显示)，并可在所述另一介质层内形成露出各金属硅化物层的开口，并向所述开口内填充金属材料，以形成互连结构。
本实施例半导体器件的形成方法中，在半导体基底上形成多个沟道材料叠层，之后刻蚀所述多个沟道材料叠层和半导体基底，从而形成半导体衬底、凸起于半导体衬底表面的鳍部，以及位于所述鳍部上且呈堆叠结构的多层沟道结构，所述多层沟道结构用于形成多个存储器单元。所述半导体器件的形成方法可与现有的鳍式场效应晶体管(Fin FET)的工艺兼容，从而降低工艺成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (21)
1.一种半导体器件，其特征在于，包括：
半导体衬底；
凸起于半导体衬底表面的鳍部；
位于所述鳍部上、且呈堆叠结构的多层沟道结构，所述沟道结构包括沟道绝缘层和位于所述沟道绝缘层上的沟道层；多层沟道结构中的多层沟道层沿所述鳍部的延伸方向的长度由下至上依次递减，使所述多层沟道层沿所述鳍部的延伸方向呈阶梯状结构；
横跨所述多层沟道结构的多个漏极结构；所述多个漏极结构沿所述鳍部延伸方向排列，相邻两个漏极结构间形成有间隔；所述多个漏极结构与多层沟道层一一对应，且一个所述漏极结构覆盖一个所述沟道层的侧壁；
横跨所述多层沟道结构，且位于所述多个漏极结构一侧的栅极，所述栅极覆盖各沟道层的侧壁；
横跨所述多层沟道结构、且位于所述栅极远离所述多个漏极结构一侧的源极结构，所述源极结构覆盖各沟道层的侧壁。
2.如权利要求1所述的半导体器件，其特征在于，所述半导体器件包括第一沟道层和位于所述第一沟道层上方的第二沟道层；
所述多个漏极结构包括第二漏极结构和第一漏极结构，所述第二漏极结构位于所述第一漏极结构和所述栅极之间；
所述第二漏极结构横跨所述第二沟道层，且覆盖所述第二沟道层的侧壁；
所述第一漏极结构横跨所述第一沟道层覆盖于所述第一沟道层的侧壁，且不与所述第二沟道层接触。
3.如权利要求1所述的半导体器件，其特征在于，所述半导体器件包括多个所述栅极，所述多个栅极沿所述鳍部延伸方向排列，且相邻栅极间形成间隔；
所述源极结构和多个漏极结构沿所述鳍部延伸方向，位于所述多个栅极的相对两侧。
4.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
覆盖位于最上层的沟道层端面的顶部绝缘层。
5.如权利要求1所述的半导体器件，其特征在于，各层所述沟道层的厚度相同。
6.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体衬底表面的隔离绝缘层，所述鳍部露出于所述隔离绝缘层，且所述栅极、源极结构和漏极结构均位于所述隔离绝缘层上方。
7.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
形成于所述栅极表面的第一金属硅化物层、形成于所述源极结构表面的第二金属硅化物层，以及形成于所述漏极结构表面的第三金属硅化物层。
8.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体衬底表面的介质层，所述介质层覆盖所述鳍部、栅极、源极结构和漏极结构，所述介质层用以形成互连结构。
9.如权利要求1所述的半导体器件，其特征在于，所述源极结构和漏极结构的材料为碳化硅或锗化硅；所述沟道层为掺杂有离子的多晶硅层。
10.如权利要求1所述的半导体器件，其特征在于，所述栅极包括覆盖在所述鳍部表面的第一栅绝缘层，位于所述第一栅绝缘层上的势阱层、位于所述势阱层上的第二栅绝缘层，以及位于所述第二栅绝缘层上的栅极层。
11.如权利要求10所述的半导体器件，其特征在于，所述势阱层的材料为氮化硅。
12.一种半导体器件的形成方法，其特征在于，包括：
提供半导体基底；
在所述半导体基底上由下至上依次形成多个沟道材料叠层，所述沟道材料叠层包括第一绝缘层和位于所述第一绝缘层上的沟道材料层；
刻蚀所述多个沟道材料叠层以及半导体基底，形成半导体衬底、凸起于所述半导体衬底表面的鳍部和位于所述鳍部上且呈堆叠结构的多层沟道结构；所述沟道结构包括由所述第一绝缘层形成的沟道绝缘层，以及位于所述沟道绝缘层上、由所述沟道材料层形成的沟道层，多层沟道结构中的多层沟道层沿所述鳍部的延伸方向的长度由下至上依次递减，使所述多层沟道层沿所述鳍部的延伸方向的一端呈阶梯状结构；
在所述半导体衬底上形成横跨所述多层沟道结构，且覆盖所述多层沟道结构中各层沟道层侧壁的栅极；
在所述鳍部上形成横跨所述多层沟道结构，且位于所述栅极一侧的源极结构，所述源极结构覆盖各沟道层的侧壁；
在所述鳍部上形成横跨所述多层沟道结构，且位于所述栅极远离所述源极结构一侧的多个漏极结构；所述多个漏极结构沿所述鳍部延伸方向排列，相邻两个漏极结构间形成有间隔；所述多个漏极结构与多层沟道层一一对应，且一个所述漏极结构覆盖一个所述沟道层的侧壁。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，
在所述半导体基底上形成所述沟道材料叠层的步骤包括：
在所述半导体基底上形成一层所述第一绝缘层；
在所述第一绝缘层上形成多晶硅层；
向部分或全部的所述多晶硅层内掺杂离子，在所述多晶硅层内形成离子掺杂区域，以所述离子掺杂区域作为所述沟道材料层；
在所述半导体基底上依次层叠形成多个沟道材料叠层的步骤包括：
沿所述鳍部的延伸方向，使位于上层的多晶硅层内的离子掺杂区域的尺寸小于位于下层的多晶硅层内的离子掺杂区域的尺寸，从而使所述多个沟道材料叠层内的多个离子掺杂区域沿所述鳍部的延伸方向呈阶梯状结构。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，在所述半导体基底上依次层叠形成多个沟道材料叠层的步骤包括：在所述半导体基底上形成两个所述沟道材料叠层；
形成两个所述沟道材料叠层的步骤包括：
在所述半导体基底上形成一第一绝缘层，之后在所述第一绝缘层上形成一多晶硅层，再向全部的所述多晶硅层内掺杂离子，形成第一离子掺杂区域，包括所述第一离子掺杂区域的多晶硅层和所述第一绝缘层组成一个所述沟道材料叠层；
在掺杂离子后的多晶硅层上形成另一第一绝缘层，之后在所述另一第一绝缘层上形成另一多晶硅层；
在所述另一多晶硅层沿所述鳍部延伸方向一端端部表面形成掩模，向未覆盖有所述掩模的另一多晶硅层内掺杂离子，以形成第二离子掺杂区域，且使所述第一离子掺杂区域和第二离子掺杂区域沿所述鳍部延伸方向的一端为阶梯状结构；包括第二离子掺杂区域的另一多晶硅层和所述另一第一绝缘层组成另一个所述沟道材料叠层。
15.如权利要求12所述的半导体器件的形成方法，其特征在于，在所述半导体衬底上形成所述栅极的步骤包括：
在所述半导体衬底上形成保型覆盖所述鳍部的第二绝缘层，并刻蚀所述第二绝缘层，形成覆盖在所述鳍部顶端和侧壁的第一栅绝缘层；
在所述半导体衬底上形成势阱材料层，所述势阱材料层覆盖所述第一栅绝缘层，并刻蚀所述势阱材料层，形成覆盖住在所述第一栅绝缘层的势阱层；
在所述半导体衬底上形成另一第二绝缘层，所述另一第二绝缘层覆盖所述势阱层，并刻蚀所述第二绝缘层，形成覆盖住在所述势阱层的第二栅绝缘层；
在所述半导体衬底保型覆盖栅极材料层，并刻蚀所述栅极材料层、第二栅绝缘层、势阱层和第一栅绝缘层；刻蚀后的栅极材料层形成栅极层，所述栅极层和刻蚀后的所述第一栅绝缘层、势阱层和第二栅绝缘层组成所述栅极。
16.如权利要求15所述的半导体器件的形成方法，其特征在于，在所述半导体衬底上形成势阱材料层的步骤包括：在所述半导体衬底上形成氮化硅层，以作为所述势阱层。
17.如权利要求12所述的半导体器件的形成方法，其特征在于，形成所述源极结构的步骤包括：
在所述半导体衬底上保型覆盖源极材料层，之后刻蚀所源极材料层，以在所述栅极一侧形成所述源极结构。
18.如权利要求12所述的半导体器件的形成方法，其特征在于，形成多个漏极结构的步骤包括：
在所述半导体衬底上形成介质层；
刻蚀所述介质层，在所述介质层内，且位于所述鳍部的上方形成多个开孔，其中沿所述鳍部延伸方向，靠近所述鳍部延伸方向端部的开孔的深度小于远离所述鳍部延伸方向端部的开孔的深度，使各开孔仅露出多层沟道层中对应的沟道层；
向各所述开孔内填充漏极材料层，从而在所述介质层内形成多个漏极结构。
19.如权利要求12所述的半导体器件的形成方法，其特征在于，形成所述多层沟道结构后，形成所述栅极前，所述半导体器件的形成方法还包括：
在所述半导体衬底上形成隔离绝缘层材料，并刻蚀所述隔离绝缘层材料以在所述半导体衬底表面形成隔离绝缘层，所述隔离绝缘层露出所述鳍部。
20.如权利要求18所述的半导体器件的形成方法，其特征在于，在形成所述漏极结构后，所述半导体器件的形成方法还包括：
去除部分所述介质层，露出所述栅极、源极结构，和漏极结构的顶部；
在所述半导体衬底表面形成金属层，所述金属层覆盖所述栅极、源极结构，和漏极结构的顶部；
进行退火工艺，使所述金属层与栅极、源极结构以及漏极结构反应，在所述栅极表面形成第一金属硅化物层、在所述源极结构表面形成第二金属硅化物层，在所述漏极结构表面形成第三金属硅化物层。
21.如权利要求12所述的半导体器件的形成方法，其特征在于，所述源极结构和漏极结构的材料为碳化硅或锗化硅；所述沟道层的材料为掺杂有离子的多晶硅。
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| CN201510397765.8A CN106328654B (zh) | 2015-07-08 | 2015-07-08 | 半导体器件及其形成方法 |
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|---|---|
| CN106328654A true CN106328654A (zh) | 2017-01-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510397765.8A Active CN106328654B (zh) | 2015-07-08 | 2015-07-08 | 半导体器件及其形成方法 |
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| Country | Link |
|---|---|
| CN (1) | CN106328654B (zh) |
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