CN102446919B - 具有垂直沟道晶体管的半导体存储器件及其制造方法 - Google Patents

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Abstract

本发明提供一种具有垂直沟道晶体管的半导体存储器件及其制造方法。该半导体器件包括：半导体衬底；半导体柱，从半导体衬底延伸，该半导体柱包括第一区域、第二区域和第三区域，第二区域位于第一区域和第三区域之间，第三区域位于第二区域与半导体衬底之间，直接相邻的区域具有不同的导电类型；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间；以及第二栅极图案，设置在第三区域上，其中第二区域通过第二栅极图案欧姆连接到衬底。

Description

具有垂直沟道晶体管的半导体存储器件及其制造方法
技术领域
本公开涉及一种半导体器件及其制造方法，更具体地，涉及一种具有垂直沟道晶体管的半导体器件及其制造方法。
背景技术
垂直沟道晶体管具有分别设置在沟道区域的上侧和下侧的源极电极和漏极电极。二维金属氧化物半导体场效应晶体管(MOSFET)具有分别设置在沟道区域两侧的源极电极和漏极电极。
发明内容
根据一实施例，半导体存储器件包括：半导体衬底；半导体柱，从半导体衬底延伸，该半导体柱包括第一区域、第二区域和第三区域，第二区域位于第一区域与第三区域之间，第三区域位于第二区域与半导体衬底之间，直接相邻的区域具有不同的导电类型；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间；以及第二栅极图案，设置在第三区域上，其中第二区域通过第二栅极图案欧姆连接到衬底。
半导体存储器件还可以包括：电容器，电连接到第一区域；字线，电连接到第一栅极图案；以及位线，电连接到第三区域，位线设置在字线与衬底之间，位线在第一方向上延伸，字线在基本垂直于第一方向的第二方向上延伸。
第一区域和第三区域可以具有第一导电类型，第二区域和衬底具有不同于第一导电类型的第二导电类型。
第一栅极图案和第二栅极图案可以包括半导体材料和金属中的至少一种。
半导体存储器件还可以包括设置在第二栅极图案与第三区域之间的第二绝缘层。
半导体存储器件还可以包括第三栅极图案，第三栅极图案设置在第三区域上背对第二栅极图案，并设置得相对于半导体柱与第一栅极图案基本共面，第三绝缘层在第三栅极图案与第三区域之间。
根据一实施例，一种半导体存储器件包括：半导体衬底；从半导体衬底延伸的半导体柱，半导体柱包括第一区域、第二区域和第三区域，第二区域位于第一区域与第三区域之间，第三区域位于第二区域与半导体衬底之间，直接相邻的区域具有不同的导电类型；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间；第二栅极图案，设置在第三区域上，第二绝缘层在第二栅极图案与第三区域之间，第二区域通过第二栅极图案欧姆连接到衬底；第三栅极图案，设置在第三区域上背对第二栅极图案并设置得相对于半导体柱与第一栅极图案基本共面，第三绝缘层在第三栅极图案与第三区域之间；电容器，电连接到第一区域；字线，电连接到第一栅极图案；以及位线，电连接到第三区域。
第一区域和第三区域可以具有第一导电类型，第二区域和衬底具有不同于第一导电类型的第二导电类型。
第一栅极图案和第二栅极图案可以包括半导体材料和金属中的至少一种。
位线可以设置在字线与半导体衬底之间，位线在第一方向上延伸，字线在基本垂直于第一方向的第二方向上延伸。
根据一实施例，一种形成半导体存储器件的方法包括：在半导体衬底中形成具有基本相同构造的第一沟槽和第二沟槽，第一沟槽和第二沟槽设置得彼此相邻且在第一方向上延伸；在第一沟槽中形成第一栅极图案且在第二沟槽中形成第二栅极图案；在第一栅极图案上且在第一沟槽中形成第三栅极图案；形成在基本垂直于第一方向的第二方向上交叉第一沟槽的第三沟槽；在第三沟槽中形成位线；在第二栅极图案上形成第四栅极图案；在第四栅极图案上且在第二沟槽中形成插塞绝缘图案；以及在第三栅极图案上形成字线。
该方法还可以包括在设置于第一沟槽和第二沟槽之间的半导体柱上形成存储元件，该半导体柱具有在第三栅极图案与第四栅极图案之间的有源区域。
该方法还可以包括在形成第一栅极图案之前在第一沟槽的侧壁上形成第一绝缘层。
该方法还可以包括在形成第二栅极图案之前在第二沟槽的下侧壁上形成第二绝缘层。
该方法还可以包括在形成第三栅极图案之前在第二沟槽的上侧壁上以及在第一栅极图案的顶表面上形成第三绝缘层。
第四栅极图案可以直接接触半导体柱的有源区域。
存储元件包括电容器。
该方法还可以包括在形成位线之前，在第三沟槽中形成下绝缘图案。
该方法还可以包括在形成位线之前，在有源区域以下的半导体柱中进行掺杂操作。
掺杂操作可以使用具有与半导体衬底的导电类型不同的导电类型的杂质进行。
附图说明
附图被包括以提供对本发明构思的进一步理解，附图被并入本说明书中且构成本发明书的一部分。附图示出本发明构思的示范性实施例，并与描述一起用于解释本发明构思的原理。在附图中：
图1是示意性示出根据本发明构思一实施例的半导体器件的电路图；
图2A和图2B是示出根据本发明构思一实施例的半导体器件的图；
图3是示出根据本发明构思一实施例的半导体器件的示意图；
图4是示出根据本发明构思一实施例的制造半导体器件的方法的流程图；
图5A至图20A是剖视图，示出根据参照图4描述的本发明构思的实施例的制造半导体器件的方法；
图5B至图20B是透视图，示出根据参照图4描述的本发明构思的实施例的制造半导体器件的方法；
图21至图23是根据参照图4描述的本发明构思的实施例的半导体器件的透视图；
图24是示出根据本发明构思一实施例的制造半导体器件的方法的流程图；
图25A至图33A是剖视图，示出根据参照图24描述的本发明构思的实施例的制造半导体器件的方法；
图25B至图33B是透视图，示出根据参照图24描述的本发明构思的实施例的制造半导体器件的方法；
图34是流程图，示出根据本发明构思一实施例的制造半导体器件的方法；
图35A至图47A是剖视图，示出根据参照图34描述的本发明构思的实施例的制造半导体器件的方法；
图35B至图47B是透视图，示出根据参照图34描述的本发明构思的实施例的制造半导体器件的方法；
图48至图55是示出根据本发明构思的实施例制造的半导体器件的透视图；
图56至图57是示出根据本发明构思的实施例的包括垂直沟道晶体管的电子器件的平面图；
图58至图62是示出根据本发明构思一实施例的制造半导体器件的方法的透视图；
图63和图64分别是根据参照图58至图62描述的实施例制造的半导体器件的平面图和透视图；以及
图65和图66是示意性示出根据本发明构思的实施例的包括垂直沟道晶体管的电子器件的方框图。
具体实施方式
本发明构思的优点和特征及其实施方法将通过以下参照附图描述的实施例而被阐明。然而，本发明构思可以以不同的形式体现且不应解释为局限于这里阐述的实施例。相反，提供这些实施例以使得本公开透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。
在说明书中，将理解，当层(或膜)被称为在另一层或衬底“上”时，它可以直接在另一层或衬底上，或者还可以存在居间层。
图1是示意性示出根据本发明构思一实施例的半导体器件的电路图。
参照图1，提供开关元件SWE以串联地连接存储元件ME和下布线LW。也就是说，开关元件SWE的源极/漏极电极之一电连接到存储元件ME，开关元件SWE的源极/漏极电极中的另一个连接到下布线LW。开关元件SWE可以包括控制源极/漏极电极之间的电连接的控制电极(或栅极图案)，控制电极或栅极图案电连接到交叉下布线LW的上布线UW。在一实施例中，开关元件SWE可以是n沟道金属氧化物场效应晶体管(NMOSFET)。然而，根据一实施例，开关元件SWE可以为p沟道MOSFET(PMOSFET)。
根据一实施例，存储元件ME可以是构建DRAM存储器件的电容器。根据一实施例，存储元件ME可以是铁电电容器、磁隧道结(MTJ)、可变电阻元件或基于电荷存储机理的存储元件。开关元件SWE可以用作用于控制到这些存储元件的电连接的开关器件。
根据本发明构思一实施例，开关元件SWE的沟道区域可以电连接到外部端子，预定外部电压Vsub通过旁路图案BPP(bypasspattern)供应到该外部端子。
图2A和图2B是示出根据本发明构思的实施例的半导体器件的图。
参照图2A和图2B，参照图1描述的开关元件SWE可以为MOS型垂直沟道晶体管。也就是说，开关元件SWE包括源极/漏极区域以及在它们之间的沟道区域。源极/漏极区域和沟道区域可以从衬底SUB的顶表面向上延伸，并可以形成在具有柱形的有源图案中。
有源图案可以由具有半导体特性的材料形成，并可以包括在衬底SUB上的第一区域R1、在衬底SUB与第一区域R1之间的第二区域R2以及在衬底SUB与第二区域R2之间的第三区域R3。也就是说，第三区域R3、第二区域R2和第一区域R1设置为依次且直接接触衬底SUB。第一区域R1和第三区域R3可以具有不同于衬底SUB的导电类型，第二区域R2可以具有与衬底SUB相同的导电类型，或者可以为本征半导体。因此，根据一实施例，如果衬底SUB为p型半导体，则第一区域R1和第三区域R3具有n型导电性，第二区域R2可以具有p型导电性或为本征半导体。第一区域R1和第三区域R3可以用作源极/漏极区域，第二区域R2可以用作沟道区域。
在有源图案的周边，栅极图案GP和旁路图案BPP可以设置为分别面对第二区域R2和第三区域R3的侧壁。栅极图案GP和旁路图案BPP与有源图案的侧壁间隔开，因此与第二区域R2和第三区域R3一起形成各MOS电容器。根据本发明构思一实施例，栅极图案GP可以欧姆连接到上布线UW，旁路图案BPP可以欧姆连接到衬底SUB和第二区域R2。
旁路图案BPP与衬底SUB之间的欧姆连接以及旁路图案BPP与第二区域R2之间的欧姆连接可以通过使用与衬底SUB相同导电类型的半导体材料形成旁路图案BPP来实现。根据一实施例，为了欧姆连接，旁路图案BPP可以包括金属氮化物、金属硅化物或金属中的至少一种。
参照图3，由于第二区域R2通过旁路图案BPP欧姆连接到衬底SUB，所以开关元件SWE的沟道区域(也就是第二区域R2)可以通过旁路图案BPP具有与衬底SUB相同的电势。这防止了浮体效应(floatingbodyeffect)。浮体效应增大了阈值电压并恶化了存储半导体器件的动态参考属性。
根据一实施例，栅极支承图案GSP可以进一步提供在栅极图案GP下面以将栅极图案GP和衬底SUB彼此垂直地分隔开或者结构上支承栅极图案GP。根据一实施例，栅极支承图案GSP可以是连接到衬底SUB的导电材料，并由与旁路图案BPP的一部分相同的材料形成。根据一实施例，栅极支承图案GSP可以包括绝缘材料。
根据本发明构思一实施例，存储元件ME连接到第一区域R1，下布线LW可以连接到第三区域R3。下布线LW可以设置为交叉上布线UW，并可以交叉有源图案和旁路图案BPP。
图4是示出根据本发明构思一实施例的制造半导体器件的方法的流程图。图5A至图20A是示出根据参照图4描述的本发明构思的实施例的制造半导体器件的方法的剖视图。图5B至图20B是示出根据参照图4描述的本发明构思的实施例的制造半导体器件的方法的透视图。
参照图4，在操作S11中，通过图案化衬底SUB形成第一沟槽TRC1，之后在操作S12中，在第一沟槽TRC1中形成下旁路层LBL。
第一沟槽TRC1可以平行于第一方向(在下文中称为“x方向”)形成。参照图5A和图5B，操作S11可以包括形成具有平行于x方向的主轴的第一掩模图案MK1，以及使用第一掩模图案MK1作为蚀刻掩模来蚀刻衬底SUB。
参照图6A和图6B，下旁路层LBL可以以这样的方式形成，即下旁路层LBL在第一沟槽TRC1的底部直接连接到衬底SUB并与第一沟槽TRC1的侧壁分隔开。根据一实施例，包括绝缘材料的第一间隔物SP1可以形成在下旁路层LBL和第一沟槽TRC1两者的侧壁之间。在一实施例中，操作S12可以包括在第一沟槽TRC1的侧壁上形成暴露第一沟槽TRC1的底表面的第一间隔物SP1，以及在所得结构上形成填充第一沟槽TRC1的下旁路层LBL。
下旁路层LBL可以由可以欧姆连接到衬底SUB的导电材料形成。例如，下旁路层LBL可以由具有与衬底SUB相同导电类型的半导体材料形成。根据一实施例，下旁路层LBL可以由具有比衬底SUB低的电阻率的材料形成。例如，下旁路层LBL可以包括具有与衬底SUB相同的导电类型且具有比衬底SUB更高的杂质浓度的半导体材料、阻挡金属层(诸如，例如金属氮化物)或金属性材料(诸如，例如金属和金属硅化物)中的至少一种。
根据一实施例，形成下旁路层LBL的操作可以包括至少两个层形成操作。例如，如图6A和图6B所示，下旁路层LBL可以包括依次填充第一沟槽TRC1的下区域和上区域的第一下旁路层LBL1和第二下旁路层LBL2。根据一实施例，第一下旁路层LBL1可以是通过使用第一沟槽TRC1的被第一间隔物SP1暴露的底表面作为籽晶的晶体生长获得的外延层，第二下旁路层LBL2可以是使用沉积工艺形成的沉积层。当形成第二下旁路层LBL2时，改善了所得结构的平坦性以允许接下来的工艺容易地进行。根据一实施例，可以省略形成第二下旁路层LBL2的操作。也就是说，下旁路层LBL可以是通过单个层形成工艺形成的外延层或沉积层。
参照图4，在操作S13中，栅极层GL形成在第一沟槽TRC1的上区域中。操作S13可以包括蚀刻下旁路层LBL和第一间隔物SP1以再次暴露第一沟槽TRC1的上侧壁，然后在所得结构上依次形成栅极绝缘体GI和栅极层GL，如图7A和图7B所示。
暴露第一沟槽TRC1的上侧壁可以包括毯式蚀刻下旁路层LBL以暴露第一间隔物SP1的内侧壁，以及去除第一间隔物SP1的暴露部分。下旁路层LBL的毯式蚀刻可以使用相对于第一间隔物SP1具有蚀刻选择性的各向同性或各向异性蚀刻来进行。可以进行该蚀刻工艺使得下旁路层LBL的顶表面低于第一掩模图案MK1的底表面。因而，如上所述，可以在第一沟槽TRC1的上区域中再次暴露第一间隔物SP1的内侧壁。第一间隔物SP1的去除可以使用相对于衬底SUB和下旁路层LBL具有蚀刻选择性的各向同性或各向异性蚀刻来进行。
栅极绝缘体GI可以形成在第一沟槽TRC1的通过去除第一间隔物SP1而暴露的上内壁上。栅极绝缘体GI可以形成在下旁路层LBL的顶表面上。栅极绝缘体GI可以插置在下旁路层LBL与栅极层GL之间。栅极绝缘体GI的形成可以包括热氧化衬底SUB和/或下旁路层LBL的暴露表面。例如，如果衬底SUB和/或下旁路层LBL由硅形成，则栅极绝缘体GI可以是通过热氧化形成的硅氧化物层。根据一实施例，栅极绝缘体GI可以为使用化学气相沉积(CVD)或原子层沉积(ALD)技术形成的薄膜，并可以包括硅氧化物层或者具有比硅氧化物层高的介电常数的高介电层。
栅极层GL可以包括导电材料中的至少一种。例如，栅极层GL可以包括掺杂硅层、金属氮化物和金属性材料中的至少一种。使用CVD和物理气相沉积(PVD)技术之一，栅极层GL可以形成来填充形成有栅极绝缘体GI的第一沟槽TRC1。在此情形下，栅极层GL可以保留在第一掩模图案MK1上。根据本发明构思一实施例，在形成栅极层GL之后，可以进一步进行栅极层GL和/或第一掩模图案MK1的毯式蚀刻以暴露第一掩模图案MK1或衬底SUB的顶表面。
参照图4，在操作S14中，衬底SUB被再次图案化，从而形成交叉第一沟槽TRC1的第二沟槽TRC2。由于第二沟槽TRC2交叉第一沟槽TRC1，所以第一沟槽TRC1和第二沟槽TRC2定义二维布置在衬底SUB上的有源图案ACT，如图22所示。有源图案ACT通过两次图案化形成，因此投影到衬底SUB的顶表面上的有源图案ACT的截面可以具有矩形形状。
根据本发明构思一实施例，形成第二沟槽TRC2的操作S14可以包括：形成与第一沟槽TRC1交叉的初始沟槽TRC2p，如图8A和图8B所示；在初始沟槽TRC2p的内侧壁上形成第二间隔物SP2，如图9A和图9B所示；以及通过使初始沟槽TRC2p向下延伸来形成第二沟槽TRC2，如图10A和图10B所示。
参照图8A和图8B，初始沟槽TRC2p的形成可以包括在形成有栅极层GL的所得结构上形成具有与第一沟槽TRC1交叉的主轴的第二掩模图案MK2，以及使用第二掩模图案MK2作为蚀刻掩模来图案化衬底SUB和栅极层GL。因此，如图21所示，栅极层GL通过初始沟槽TRC2p水平地分隔开，且因此交叉设置在第一沟槽TRC1中的下旁路层LBL。在此工艺期间，第一掩模图案MK1和栅极绝缘体GI可以同时被蚀刻。也就是说，第一掩模图案MK1和栅极绝缘体GI通过初始沟槽TRC2p分隔开，且因此二维布置在衬底SUB上，像有源图案ACT那样。根据一实施例，初始沟槽TRC2p的底表面可以低于栅极层GL的下表面。
参照图9A和图9B，第二间隔物SP2形成在初始沟槽TRC2p的侧壁上。第二间隔物SP2可以暴露初始沟槽TRC2p的底表面且同时像初始沟槽TRC2p那样交叉第一沟槽TRC1。根据一实施例，第二间隔物SP2可以包括掩模间隔物SP2b，掩模间隔物SP2b包括相对于硅氧化物具有蚀刻选择性的材料(例如硅氮化物)。第二间隔物SP2可以包括插设在掩模间隔物SP2b与初始沟槽TRC2p之间的缓冲间隔物SP2a。缓冲间隔物SP2a可以由硅氧化物形成，并可以为L形间隔物，L形间隔物具有水平延伸且设置在掩模间隔物SP2b下面的部分。
参照图10A和图10B，初始沟槽TRC2p的暴露底表面利用第二掩模图案MK2和第二间隔物SP2作为蚀刻掩模被蚀刻。因而，形成具有比初始沟槽TRC2p窄的宽度的第二沟槽TRC2。
根据一实施例，如图10A的沿线D-D获得的截面所示，第二沟槽TRC2的底表面可以比下旁路层LBL的底表面低。在一实施例中，下旁路层LBL可以被第二沟槽TRC2水平地分隔开，且因此二维布置在第一沟槽TRC1中，如图22所示。根据本发明构思一实施例，第二沟槽TRC2的底表面设置得高于下旁路层LBL的底表面，结果下旁路层LBL可以不被第二沟槽TRC2完全分隔开。
再次参照图4，在操作S15中，在第二沟槽TRC2的下区域中形成接触有源图案ACT的侧壁的下布线LW。操作S15可以包括：形成填充第二沟槽TRC2的下区域的下绝缘图案LIP；图案化下绝缘图案LIP以形成交叉第一沟槽TRC1的凹槽DCH和暴露有源图案ACT的侧壁的底切区域UCR；以及形成填充凹槽DCH和底切区域UCR的下布线。图23是示范性示出凹槽DCH、底切区域UCR和下布线LW的构造和形状的分解透视图。
根据一实施例，下绝缘图案LIP可以通过热氧化通过第二沟槽TRC2暴露的有源图案ACT的侧壁和下旁路图案LBP的侧壁而形成。在此情形下，如图11A和图11B所示，下绝缘图案LIP通过构成有源图案ACT的原子的氧化而形成，因此下绝缘图案LIP的宽度可以大于第二间隔物SP2之间的间隔。也就是说，下绝缘图案LIP可以形成在第二间隔物SP2下面。根据一实施例，下绝缘图案LIP可以形成为具有比图11A和图11B所示的宽度(也就是初始沟槽TRC2p的宽度)更大的宽度。根据一实施例，下绝缘图案LIP可以通过除热氧化工艺之外进行的沉积工艺来形成。
凹槽DCH可以通过使用第二间隔物SP2作为蚀刻掩模各向异性蚀刻下绝缘图案LIP的顶表面而形成。因而，如图12A和图12B所示，凹槽DCH形成在第二沟槽TRC2中使得凹槽DCH与有源图案ACT的侧壁间隔开。也就是说，下绝缘图案LIP的在各向异性蚀刻期间没有被蚀刻的部分可以保留在第二间隔物SP2下面，凹槽DCH和邻近凹槽DCH的有源图案ACT可以通过下绝缘图案LIP的残留部分分隔开。
底切区域UCR可以通过如下形成：如图13A和图13B所示形成第三掩模图案MK3；以及如图14A和图14B所示使用第三掩模图案MK3作为掩模来图案化下绝缘图案LIP。在一实施例中，可以形成第三掩模图案MK3以定义部分地暴露凹槽DCH的孔形结定义区域JDR。根据本发明构思一实施例，第三掩模图案MK3可以是通过光刻形成的光致抗蚀剂图案。底切区域UCR通过如下形成：各向同性地扩展被结定义区域JDR暴露的凹槽DCH；以及暴露与结定义区域JDR相邻的有源图案ACT的侧壁。作为各向同性扩展的结果，如图14A的沿线C-C取得的截面所示，底切区域UCR可以形成为具有比凹槽DCH低的底表面。
结定义区域JDR和底切区域UCR可以二维地形成在衬底SUB上。根据本发明构思一实施例，结定义区域JDR的中心点和底切区域UCR的中心点可以位于包括在第二沟槽TRC2中但不包括在第一沟槽TRC1中的区域内。也就是说，结定义区域JDR和底切区域UCR两者的中心点可以位于衬底SUB的通过第二沟槽TRC2新形成的凹陷区域中。然而，根据一实施例，结定义区域JDR和底切区域UCR的其它部分(其偏离中心点)可以延伸直到包括在第一沟槽TRC1中的区域。也就是说，结定义区域JDR和底切区域UCR两者的沿第二沟槽TRC2的主轴方向(下文称作y方向)测量的宽度可以大于有源图案ACT的宽度。
在一实施例中，结定义区域JDR之间的距离或底切区域UCR之间的距离(其在第二沟槽TRC2之一里面沿y方向测量)可以大于有源图案ACT的节距(也就是宽度和间隔之和)。例如，在第二沟槽TRC2之一里面，底切区域UCR的中心点之间的距离可以为有源图案ACT的节距的两倍。在第二沟槽TRC2之一里面，底切区域UCR可以局部地形成在偶数编号的有源图案ACT之间，而不形成在奇数编号的有源图案ACT之间。
在一实施例中，设置在一对第二沟槽TRC2之一中的底切区域UCR暴露偶数编号的有源图案ACT的侧壁，设置在该对第二沟槽TRC2中的另一个中的底切区域UCR暴露奇数编号的有源图案ACT的侧壁。结定义区域JDR或底切区域UCR的数目可以为有源图案ACT数目的一半。
如图15A和图15B所示，在形成下布线LW之前，通过底切区域UCR，还可以进行杂质掺杂工艺以用导电类型不同于衬底SUB的杂质来掺杂邻近底切区域UCR的有源图案ACT的下区域。作为杂质掺杂工艺的结果，下杂质区域LIR可以形成在有源图案ACT的下区域中。
根据本发明构思一实施例，下杂质区域LIR可以从有源区域的与底切区域UCR相邻的一个侧壁水平地延伸到面对该个侧壁的另一侧壁。因而，下杂质区域LIR以及分别设置在其上和其下的上区域和下区域可以形成p-n-p结构或n-p-n结构。有源图案ACT的上区域可以通过下杂质区域LIR与衬底SUB或者有源图案ACT的下区域电隔离。下杂质区域LIR可以形成参照图1描述的第三区域R3。
下杂质区域LIR可以从底切区域UCR垂直延伸到栅极层GL的下表面附近。当在有源图案ACT中杂质各向同性地扩散时，下杂质区域LIR可以具有圆形截面的掺杂轮廓，如图15A所示。有源图案ACT的顶表面与下杂质区域LIR之间的距离可以在与邻近底切区域UCR的侧壁面对的侧壁处比在邻近底切区域UCR的侧壁处更长。
下布线LW可以形成来填充凹槽DCH和底切区域UCR。这样，下布线LW可以通过底切区域UCR连接到有源图案ACT或下杂质区域LIR。下布线LW可以包括诸如金属层的导电材料。例如，下布线LW可以包括阻挡金属层和金属层中的至少一种以与下杂质区域LIR欧姆接触。
参照图4，在操作S16中，上旁路图案UBP形成在下旁路图案LBP的一些上，之后在操作S17中，插塞绝缘图案PIP形成在上旁路图案UBP上。
上旁路图案UBP可以通过如下形成：图案化栅极层GL以在第一沟槽TRC1中形成孔；形成填充所述孔的上旁路层；以及蚀刻上旁路层直到孔的上侧壁被暴露。孔形成来暴露设置在其下的下旁路图案LBP的顶表面，并暴露与其相邻的有源图案ACT的侧壁。因此，如图16A和图16B所示，上旁路层或上旁路图案UBP与有源图案ACT的暴露侧壁和下旁路图案LBP的顶表面直接接触。
插塞绝缘图案PIP可以形成来填充形成在上旁路图案UBP中的孔，如图17A和图17B所示。插塞绝缘图案PIP的形成可以包括形成填充孔的插塞绝缘层，以及平坦化蚀刻插塞绝缘层。作为平坦化蚀刻的结果，根据本发明构思一实施例，栅极图案GP的顶表面可以被暴露。
在上旁路图案UBP的形成之前，可以进一步形成上绝缘图案UIP以填充形成有下布线LW的第二沟槽TRC2。根据本发明构思一实施例，插塞绝缘图案PIP和上绝缘图案UIP可以是硅氧化物层。在操作S16和S17期间，栅极层GL被孔或插塞绝缘图案PIP在y方向上分开，从而形成栅极图案GP。
上旁路图案UBP和插塞绝缘图案PIP的中心点可以位于包括在第一沟槽TRC1中但不包括在第二沟槽TRC2中的区域中。插塞绝缘图案PIP的中心点之间的距离(其沿y方向测量)可以是有源图案ACT的节距的两倍。也就是说，在具有相同的x坐标且沿y方向布置的有源图案ACT(下文称作“第一组”)之间形成的空间当中，上旁路图案UBP和插塞绝缘图案PIP设置在奇数编号的空间中，栅极图案GP保留在偶数编号的空间中。
邻近第一组的有源图案ACT(其具有相同的x坐标且在y方向上布置)可以形成第二组。在此情形下，在第二组的有源图案ACT之间形成的空间当中，栅极图案GP保留在奇数编号的空间中，上旁路图案UBP和插塞绝缘图案PIP设置在偶数编号的空间中。也就是说，上旁路图案UBP和栅极图案GP可以以棋盘形式设置，上旁路图案UBP和栅极图案GP不彼此交叠。图16B和图17B示出上旁路图案UBP、插塞绝缘图案PIP和栅极图案GP之间的这种相对布置。
参照图4，在操作S18中，形成连接到栅极图案GP的上布线UW。上布线UW可以形成为连接栅极图案GP并同时交叉下布线LW或第二沟槽TRC2。
上布线UW的形成可以包括：如图18A和图18B所示，在形成有插塞绝缘图案PIP的所得结构上依次形成上导电层UCL和盖层CPL；以及如图19A和图19B所示，图案化上导电层UCL和盖层CPL以形成顺序堆叠的上布线和第四掩模图案MK4。上导电层UCL可以包括金属性材料、金属氮化物或硅化物材料中的至少一种。盖层CPL或第四掩模图案MK4可以由可以在图案化上导电层UCL期间用作蚀刻掩模的材料(例如硅氮化物)形成。
根据实施例，上布线UW可以形成为具有比有源图案ACT更小的宽度。因而，栅极图案GP的顶表面在第四掩模图案MK4的两侧凹陷，因此可以比有源图案ACT的顶表面低。因而，栅极图案GP的延伸在有源图案ACT以上的部分可以被去除。在一实施例中，在形成上布线UW期间，可以去除第一掩模图案MK1以暴露有源图案ACT的顶表面。
根据本发明构思一实施例，如图19A和图19B所示，在形成上布线UW之后，上杂质区域UIR可以通过用具有与衬底SUB不同的导电类型的杂质掺杂有源图案ACT的上区域而形成。上杂质区域UIR可以使用第四掩模图案MK4作为离子掩模通过离子注入工艺形成。
上杂质区域UIR可以形成参照图1描述的第一区域R1，有源图案ACT的位于上杂质区域UIR与下杂质区域LIR之间的部分可以形成参照图1描述的第二区域R2。根据本发明构思一实施例，上旁路图案UBP可以与第二区域R2中的有源图案ACT的侧壁接触。上旁路图案UBP的顶表面可以形成得低于第一区域R1与第二区域R2之间的界面。
参照图4，在操作S19中，形成连接到杂质区域UIR的存储元件ME。操作S19可以包括：形成覆盖第四掩模图案MK4和上布线UW的侧壁的第三间隔物SP3，以及形成连接到上杂质区域UIR的插塞PLG和连接到插塞PLG的存储元件ME。
如图20A和图20B所示，存储元件ME可以是电容器，电容器包括通过插塞PLG连接到上杂质区域UIR的电容器下电极CLE和面对电容器下电极CLE的电容器上电极CUE。根据一实施例，存储元件ME可以是电容器、铁电电容器、磁隧道结(MTJ)、可变电阻元件或基于电荷存储机理的存储元件。根据一实施例，上杂质区域UIR可以在形成第三间隔物SP3之后形成。
根据本发明构思一实施例，插塞PLG可以分别形成在有源图案ACT之上，如图62所示。也就是说，插塞PLG或存储元件ME的数目可以等于包括在相同面积中的有源图案ACT的数目。
图24是示出根据本发明构思一实施例的制造半导体器件的方法的流程图。图25A至图33A是示出根据参照图24描述的本发明构思的实施例的制造半导体器件的方法的剖视图。图25B至图33B是示出根据参照图24描述的本发明构思的实施例的制造半导体器件的方法的透视图。
在参照图24描述的实施例中，栅极图案通过镶嵌工艺形成。除了由这种差异引起的制造方法上的差异之外，当前实施例可以基于或通过修改参照图4描述的实施例的制造方法来实施。
参照图24，在操作S21中通过图案化衬底SUB而形成具有在x方向上的主轴的第一沟槽TRC1，之后在操作S22中下旁路层LBL形成来填充第一沟槽TRC1的下区域。第一沟槽TRC1和下旁路层LBL可以使用与参照图5A至图7A描述的基本相同的方法来形成。因而，定义第一沟槽TRC1的第一掩模图案MK1可以形成在衬底SUB上，第一间隔物SP1可以形成在第一沟槽TRC1与下旁路层LBL的侧壁之间。
之后，如图25A和图25B所示，在操作S23中牺牲层SCL形成来填充第一沟槽TRC1的上区域。牺牲层SCL可以由绝缘材料之一形成。例如，牺牲层SCL可以为硅氧化物层或硅氮化物层。根据一实施例，在形成牺牲层SCL之前，可以进一步进行形成覆盖第一沟槽TRC1的侧壁的热氧化层的工艺。在此情形下，热氧化层可以插设在牺牲层SCL与第一沟槽TRC1之间。在一实施例中，可以省略形成热氧化层的操作。
随后，形成具有与第一沟槽TRC1交叉的主轴的第二掩模图案MK2，然后牺牲层SCL、衬底SUB和下旁路层LBL使用第二掩模图案作为蚀刻掩模来图案化。因而，在操作S24中，形成第二沟槽TRC2，其定义牺牲图案SCP、有源图案ACT和下旁路图案LBP，如图27A和图27B所示。在一实施例中，操作S24还可以包括如图26A和图26B所示形成初始沟槽TRC2p，以及如图27A和图27B所示在初始沟槽TRC2p的侧壁上形成第二间隔物SP2。形成第二沟槽TRC2的一系列操作可以使用参照图8A至图10A描述的制造方法来形成。
在操作S25中，下布线LW形成在第二沟槽TRC2中。操作S25可以以与参照图11A至图15A描述的实施例相同的方式进行。在一实施例中，如图28A和图28B所示，用作用于形成下布线LW的模板的下绝缘图案LIP可以形成在下布线LW下面，被下布线LW连接的下杂质区域LIR可以形成在有源图案ACT的下区域中。
形成设置在下布线LW上以填充第二沟槽TRC2的上区域的上绝缘图案UIP。接着，牺牲图案SCP被图案化以形成暴露一些下旁路图案LBP的顶表面的孔，之后如图29A和图29B所示，在操作S26中上旁路图案UBP形成在孔中。
孔形成来暴露下旁路图案LBP的顶表面以及与其相邻的有源图案ACT的侧壁。因而，如图29A和图29B所示，上旁路图案UBP与有源图案ACT的暴露侧壁和下旁路图案LBP的顶表面直接接触。上旁路图案UBP可以在比下杂质区域LIR高的位置处与有源图案ACT的暴露侧壁接触。在一实施例中，上旁路图案UBP的厚度(也就是顶表面与底表面之间的高度差)可以被不同地改变。
如图29B所示，孔可以形成在参照图4描述的实施例的孔或插塞绝缘图案PIP所形成的位置处。也就是说，孔的中心点可以位于包括在第一沟槽TRC1但不包括在第二沟槽TRC2中的区域中。
接着，如图30A和图30B所示，形成插塞绝缘图案PIP以填充形成有上旁路图案UBP的各个孔。插塞绝缘图案PIP的形成可以包括：形成填充孔的插塞绝缘层，以及平坦化蚀刻插塞绝缘层直到牺牲图案SCP的顶表面被暴露。尽管可以进行平坦化蚀刻直到有源图案ACT的顶表面被暴露，但是本发明构思不限于此。作为平坦化蚀刻的结果，局域化的插塞绝缘图案PIP形成在各个上旁路图案UBP上。
牺牲图案SCP可以由能够防止上绝缘图案UIP被蚀刻并还可以被选择性去除的材料形成。也就是说，牺牲图案SCP具有蚀刻选择性。根据一实施例，为了实现蚀刻选择性，插塞绝缘图案PIP和上绝缘图案UIP可以由基本相同的材料(例如硅氧化物层或低k介电层)形成，牺牲图案SCP可以由与插塞绝缘图案PIP和上绝缘图案UIP的材料不同的另一材料(例如硅氮化物层)形成。
参照图31A和图31B，牺牲图案SCP被蚀刻以形成暴露有源图案ACT的侧壁的栅极孔GH，之后在操作S27中栅极图案GP形成在栅极孔GH中。
根据一实施例，栅极孔GH的形成可以包括选择性去除牺牲图案SCP并同时利用蚀刻选择性防止插塞绝缘图案PIP和上绝缘图案UIP被蚀刻。例如，如果插塞绝缘图案PIP和上绝缘图案UIP由硅氧化物层形成且牺牲图案SCP由硅氮化物层形成，则栅极孔GH的形成可以使用包含磷酸的蚀刻剂进行。利用蚀刻选择性使得能够形成定义栅极图案GP的位置和形状的栅极孔GH而不用额外的光刻工艺。
在形成栅极图案GP之前，还可形成栅极绝缘体GI，栅极绝缘体GI覆盖栅极孔GH的内壁。栅极绝缘体GI可以是通过热氧化形成的氧化物层，或通过CVD或ALD技术沉积的绝缘层。在使用沉积技术的情形下，如图31B所示，栅极绝缘体GI可以覆盖插塞绝缘图案PIP和上绝缘图案UIP两者的顶表面以及栅极孔GH的内壁。在使用热氧化的情形下，栅极绝缘体GI可以局域地形成在下旁路图案LBP或有源图案ACT的暴露表面上。
根据一实施例，牺牲图案SCP可以保留在栅极孔GH的下区域中。也就是说，牺牲图案SCP的残余物可以插置在栅极图案GP与下旁路图案LBP之间。
栅极图案GP的形成可以包括在形成有栅极绝缘体GI的所得结构上形成填充栅极孔GH的栅极层。根据一实施例，栅极层被平坦化蚀刻，从而完成局域地形成在栅极孔GH中的栅极图案GP，如图31B所示。根据一实施例，栅极层的局域化可以通过接下来的使用第四掩模图案MK4作为蚀刻掩模的栅极图案化工艺来实现。
由于设置在栅极孔GH下面的下旁路图案LBP的一些与有源图案ACT的侧壁间隔开，所以它们没有用作用于有源图案ACT与衬底SUB之间的电连接的电流路径，而是用作定义栅极孔GH的底表面的模板。也就是说，设置在栅极孔GH下面的下旁路图案LBP的一些提供结构上支承栅极图案的功能，且从这点来看，可以由此构成参照图1描述的栅极支承图案GSP。
之后，如图32A和图32B、以及图33A和图33B所示，在操作S28和S29中依次形成上布线UW和存储元件ME。操作S28和S29可以使用参照图18A至图20A描述的制造方法来进行。
图34是示出根据本发明构思一实施例的制造半导体器件的方法的流程图。图35A至图47A是示出根据参照图34描述的本发明构思的实施例的制造半导体器件的方法的剖视图。图35B至图47B是示出根据参照图34描述的本发明构思的实施例的制造半导体器件的方法的透视图。
参照图34，在形成第二沟槽TRC2之前形成二维分隔开的下旁路图案LBP。
参照图34，在操作S31中通过图案化衬底SUB形成第一沟槽TRC1，之后形成填充第一沟槽TRC1的间隙填充图案GFP。根据一实施例，如图35A和图35B所示，每个间隙填充图案GFP可以包括：第一间隙填充图案GFP1，覆盖第一沟槽TRC1的内壁；以及第二间隙填充图案，填充形成有第一间隙填充图案GFP1的第一沟槽TRC1。第一间隙填充图案GFP1可以为通过热氧化第一沟槽TRC1的内壁形成的热氧化层，第二间隙填充图案GFP2可以包括相对于第一间隙填充图案GFP1具有蚀刻选择性的材料。
接着，在操作S32中，二维布置的旁路图案BPP形成在衬底SUB上。操作S32可以包括：如图36A和图36B所示形成二维地布置在衬底SUB上的下栅极孔LGH；然后如图37A和图37B所示在下栅极孔LGH中依次形成下旁路图案LBP和上旁路图案UBP。下旁路图案LBP和上旁路图案UBP彼此接触地堆叠在下栅极孔LGH中以构成旁路图案BPP。
下栅极孔LGH可以通过如下形成：形成预定的第一掩模图案MK1(其中形成有定义下栅极孔LGH的位置的开口)，然后使用第一掩模图案MK1作为蚀刻掩模来图案化间隙填充图案GFP。下栅极孔LGH和开口投影到与衬底SUB的顶表面平行的平面的位置可以与参照图16A和图16B描述的第一实施例中的插塞绝缘图案PIP的位置基本相同。第一掩模图案MK1可以为通过光刻形成的光致抗蚀剂层、硅氧化物层和硅氮化物层中的至少一种。
下旁路图案LBP的形成可以包括：在下栅极孔LGH的内侧壁上形成暴露第一沟槽TRC1的底表面的第一间隔物SP1；然后形成填充形成有第一间隔物SP1的下栅极孔LGH的下旁路层。接着，下旁路层的顶表面通过毯式蚀刻下旁路层而向下凹陷到衬底SUB的表面。因而，如图37A和图37B所示，下旁路层分成局域地设置在每个下栅极孔LGH中的下旁路图案LBP。根据一实施例，由于第一间隔物SP1覆盖下栅极孔LGH的内侧壁，所以下旁路图案LBP的侧表面被第一间隔物SP1包围。也就是说，第一间隔物SP1可以为敞开圆筒形，设置在第一沟槽TRC1的侧壁与间隙填充图案GFP的侧壁之间。
上旁路图案UBP的形成可以包括：蚀刻在下旁路图案LBP的上部分上的第一间隔物SP1以再次暴露下栅极孔LGH的侧壁；然后在所得结构上依次形成填充下栅极孔LGH的上旁路层。随后，上旁路层被毯式蚀刻以暴露下栅极孔LGH的上侧壁。因而，接触衬底SUB的侧壁和下旁路图案LBP的上表面的上旁路图案UBP局域地形成在下栅极孔LGH中。
之后，在操作S33中，依次形成局域地形成在图38A和图38B所示的下栅极孔LGH中的插塞绝缘图案PIP以及覆盖形成有插塞绝缘图案PIP的所得结构的第二掩模层ML2。插塞绝缘图案PIP可以由硅氧化物层形成，并可以形成为覆盖旁路图案BPP的上表面。
之后在操作S34中，如图39A和图39B所示，形成与第一沟槽TRC1交叉的初始沟槽TRC2p，然后如图40A和图40B所示，形成定义有源图案ACT的第二沟槽TRC2。
初始沟槽TRC2p的形成可以包括：图案化第二掩模层ML2以形成具有交叉第一沟槽TRC1的主轴的第二掩模图案MK2；然后使用这些作为蚀刻掩模再次蚀刻衬底SUB和间隙填充图案GFP。形成第二沟槽TRC2的一系列操作可以基于或通过修改参照图9A和图10A描述的制造方法来进行。
接着，在操作S35中，下布线LW形成在第二沟槽TRC2中。操作S35可以以与参照图11A至图15A描述的制造方法基本相同的方式进行。因而，如图41A和图41B所示，可以形成用作用于在第二沟槽TRC2的底部上形成下布线LW的模板的下绝缘图案LIP。在一实施例中，如图42A和图42B所示，被下布线LW连接的下杂质区域LIR可以形成在有源图案ACT的下区域中。
接着，如图43A和图43B所示，形成填充形成有下布线LW的第二沟槽TRC2的上绝缘图案UIP，然后所得结构被平坦化蚀刻。根据一实施例，可以进行平坦化蚀刻使得可以暴露插塞绝缘图案PIP，如图43A和图43B所示。
之后，间隙填充图案GFP使用第三掩模图案MK3作为蚀刻掩模而被选择性地凹陷。因而，如图44A和图44B所示，形成暴露有源图案ACT的侧壁和凹陷的间隙填充图案GFP的上表面的栅极孔GH。栅极孔GH可以形成为使得它们的底表面可以低于插塞绝缘图案PIP的下表面，并可以形成与上述第二实施例中的那些栅极孔平面结构上基本相同的位置处。在一实施例中，栅极孔GH和栅极层GL可以基于或通过修改参照图31A描述的第二实施例中的制造方法来进行。
之后，如图45A和图45B所示，在操作S36中，形成覆盖栅极孔GH的内侧壁的栅极绝缘体GI以及填充形成有栅极绝缘体GI的栅极孔GH的栅极层GL。接着，在操作S37中，如图46A和图46B所示，形成上布线UW和上杂质区域UIR，然后在操作S38中，如图47A和图47B所示，形成连接到上杂质区域UIR的插塞PLG和连接到插塞PLG的存储元件ME。这些操作可以使用参照图18A至图20A描述的制造方法来形成。
图48至图55是示出可以通过根据本发明构思的技术思想的各种实施例制造的半导体器件的透视图。参照图48至图52，不用作电信号传输通路的绝缘材料被省略。参照图53至图55，省略了除有源图案和下布线之外的元件。
参照图48至图52，有源图案ACT二维地布置在衬底SUB上。根据本发明构思一实施例，每个有源图案ACT可以具有通过平行于x方向的第一沟槽TRC1和交叉第一沟槽TRC1的第二沟槽TRC2定义的侧壁。也就是说，有源图案ACT设置在第一沟槽TRC1与第二沟槽TRC2之间的区域中。
有源图案ACT可以是从衬底SUB延伸的半导体材料，每个有源图案ACT包括上杂质区域UIR和下杂质区域LIR，上杂质区域UIR和下杂质区域LIR在有源图案ACT内彼此垂直地间隔开。根据本发明构思一实施例，上杂质区域UIR和下杂质区域LIR分别用作参照图1描述的第一区域R1和第三区域R3，第一区域R1和第三区域R3之间的区域用作第二区域R2。也就是说，上杂质区域UIR和下杂质区域LIR可以是与衬底SUB不同的导电类型，上杂质区域UIR和下杂质区域LIR之间的区域(也就是第二区域R2)可以具有与衬底SUB相同的导电类型或者可以为本征半导体。
根据本发明构思一实施例，每个有源图案ACT可以形成为柱形。因而，第一至第三区域R1、R2和R3的中心点可以具有相同的x坐标和y坐标。换句话说，中心点可以位于垂直于衬底SUB的上表面的线上。
旁路图案BPP和栅极图案GP设置在包括在第一沟槽TRC1中但不包括在第二沟槽TRC2中的区域中。也就是说，在中心点的位置，旁路图案BPP和栅极图案GP可以具有与有源图案ACT相同的x坐标，但具有与有源图案ACT不同的y坐标。换句话说，旁路图案BPP和栅极图案GP可以设置在第二沟槽TRC2之间或下布线LW之间且在有源图案ACT之间的空间中。
根据一实施例，如图48至图52所示，每个旁路图案BPP可以包括下旁路图案LBP和上旁路图案UBP。下旁路图案LBP通过第一沟槽TRC1的底表面接触衬底SUB，上旁路图案UBP直接接触通过下旁路图案LBP的上表面和第一沟槽TRC1定义的有源图案ACT(更具体地，第二区域R2)的侧壁。在一实施例中，下旁路图案LBP可以由可欧姆连接到衬底SUB的材料形成，上旁路图案UBP可以由可欧姆连接到下旁路图案LBP和有源图案ACT的材料形成。因而，有源图案ACT的第二区域通过下旁路图案和上旁路图案连接到衬底SUB。
根据一实施例，下旁路图案LBP和上旁路图案UBP可以由具有与衬底SUB的一些区域相同导电类型的半导体材料(例如单晶或多晶硅)形成。根据一实施例，下旁路图案LBP和上旁路图案UBP中的至少一个可以包括金属性材料并具有可欧姆连接到衬底SUB的结构。例如，下旁路图案LBP和上旁路图案UBP中的至少一个可以包括接触衬底SUB或有源图案ACT的阻挡金属层以及具有比阻挡金属层低的电阻率的导电层。根据一实施例。阻挡金属层可以为金属氮化物，导电层可以为金属性材料或硅化物中的至少一种。
根据本发明构思一实施例，栅极图案GP与有源图案ACT间隔开并形成为面对有源图案ACT的第二区域R2的侧壁。像上旁路图案UBP一样，栅极图案GP形成为面对通过第一沟槽TRC1定义的有源图案ACT的侧壁。也就是说，如图48至图52所示，有源图案ACT的通过第一沟槽TRC1定义的两个侧壁之一直接连接到上旁路图案UBP，另一个侧壁面对栅极图案GP的侧壁。栅极图案GP连接到上布线UW，上布线UW设置在栅极图案GP之上以交叉下布线LW。
下旁路图案LBP和栅极图案GP可以形成为与有源图案ACT的侧壁间隔开。也就是说，如图20、33B和图47B所示，栅极绝缘体GI可以插置在栅极图案GP与有源图案ACT之间，第一间隔物SP1可以插设在下旁路图案LBP与有源图案ACT之间。
没有被包括在第二沟槽TRC2中的第一沟槽TRC1被有源图案ACT分隔开。也就是说，没有被包括在第二沟槽TRC2中的第一沟槽TRC1二维地布置。在这样的平面构造中，栅极图案GP形成在第一沟槽TRC1的没有被包括在第二沟槽TRC2中的某些区域中。类似地，上旁路图案UBP形成在第一沟槽TRC1的没有被包括在第二沟槽TRC2中的另一些区域中。在一实施例中，如参照图16A和图16B所述的那样，上旁路图案UBP和栅极图案GP以棋盘形式设置，上旁路图案UBP和栅极图案GP彼此不交叠。
根据一实施例，如图48、49、51和52所示，下旁路图案LBP可以形成在包括在第一沟槽TRC1中但不包括在第二沟槽TRC2的所有区域中。在此情形下，由于位于栅极图案GP下面的下旁路图案LBP与有源图案ACT的侧壁间隔开，所以下旁路图案LBP无法用作将第二区域R2连接到衬底SUB的旁路图案BPP，而是用作支承栅极图案GP的栅极支承图案GSP。
根据一实施例，下旁路图案LBP可以形成在包括在第一沟槽TRC1中但不包括在第二沟槽TRC2中的一些区域中。例如，如图50所示，下旁路图案LBP可以设置在第一沟槽TRC1的不被包括在第二沟槽TRC2中且没有设置栅极图案GP的一些区域中。
下杂质区域LIR设置在第二沟槽TRC2中以电连接到交叉有源图案ACT的下布线LW。如图53至图55所示，各个有源图案ACT不是都连接到设置在其两侧的两条下布线LW，而是连接到它们之一。有源图案ACT与下布线LW之间的电连接由结定义区域JDR和底切区域UCR的位置来确定。图54示出根据以上参照图4和图24描述的实施例的有源图案ACT与下布线LW之间的连接结构，图55示出根据以上参照图34描述的实施例的连接结构。
图56和图57是示出根据本发明构思一实施例的包括垂直沟道晶体管的电子器件的平面图。图56示出没有形成下栅极图案的实施例，图57示出下栅极图案形成在有源图案之间且在下布线之间的实施例。根据上述实施例，由于下布线形成在有源图案之间，所以彼此相邻的两条下布线LW1和LW2电容地耦合，因此寄生电容器可形成在下布线LW1和LW2之间，寄生电容器使得数据被干扰且操作速度降低。例如，如图56所示，寄生电容器C1和C2可以主要地分为：第一寄生电容器C1，其形成在有源图案ACT与下布线LW1和LW2之一之间；以及第二寄生电容器C2，其形成在下布线LW1和LW2之间。具体地，第一寄生电容器C1具有下布线LW与有源图案ACT之间的短的距离，因此可以用作具有高电容的电容器。
如图57所示，当下旁路图案LBP形成在有源图案之间且在下布线之间时，可以减轻由寄生电容器C1和C2引起的数据干扰或操作速度降低。
在一实施例中，由低电阻率材料形成的下旁路图案LBP连接到衬底SUB，因此可以屏蔽下布线LW之间的电场。因而，通过用作屏蔽元件的下旁路图案LBP可以抑制参照图56描述的第二寄生电容器C2的产生。
此外，由于下旁路图案LBP具有与衬底SUB基本相同的电势，所以有源图案ACT的邻近下旁路图案LBP的部分可以处于反型或耗尽态。
该反型或耗尽态导致第一寄生电容器C1a的电极之间的面对面积减小和电极之间距离的增大。因此，图57中的第一寄生电容器C1a可以在电容上显著低于图56中的第一寄生电容器C1。
图58至图62是示出根据本发明构思一实施例的制造半导体器件的方法的透视图。
如图58所示，具有二维布置的孔的第三掩模图案MK3形成在参照图9A和图9B描述的所得结构上，然后使用第三掩模图案MK3作为蚀刻掩模来蚀刻衬底SUB从而在所述孔下面形成隔离孔ISH，如图59所示。
之后，如图60所示，去除第三掩模图案MK3，然后形成下绝缘图案LIP以覆盖衬底SUB的暴露表面。下绝缘图案LIP的形成可以使用参照图11A和图11B描述的方法来进行，结果可以形成下绝缘图案LIP来填充隔离孔ISH。
之后，使用第二掩模图案MK2和第二间隔物SP2作为蚀刻掩模来使初始沟槽TRC2p的底表面凹陷。因而，如图61所示，形成交叉有源图案ACT的第二沟槽TRC2。下杂质区域LIP和下布线LW使用参照图15A和图15B描述的制造方法来形成。接着，进行参照图16A至图20A描述的制造工艺。图62示范性示出完全进行这些工艺的半导体器件。
图63和图64为根据参照图58至图62描述的实施例的半导体器件的平面图和透视图。
如图63和图64所示，有源图案可以构建多个有源结构AS，每个有源结构AS可以包括形成在第二沟槽TRC2两侧的一对有源图案ACT。有源结构AS具有由第一沟槽TRC1定义的一对侧壁以及由隔离孔ISH定义的另一对侧壁。隔离孔ISH以图59所示的形状形成，因此有源结构AS具有错开布置(offsetarrangement)。也就是说，连接彼此相邻且具有不同y坐标的两个有源结构AS的中心点的线L1可以不平行于y轴和x轴两者(换言之，上布线UW和下布线LW两者)。
图65和图66是示意性示出根据本发明构思一实施例的包括垂直沟道晶体管的电子器件的方框图。
参照图65，包括根据本发明构思的实施例的垂直沟道晶体管的电子器件1300可以是个人数字助理(PDA)、膝上型计算机、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、有线/无线电子器件以及具有以上至少两个的综合电子器件之一。电子器件1300可以包括控制器1310、诸如键板、键盘和显示器的输入/输出(I/O)单元1320、存储器1330和无线接口1340，它们通过总线1350互相连接。控制器1310可以包括例如一个或多个微处理器、数字信号处理器、微控制器或与其类似的其它部件。存储器1330例如可以用于存储由控制器1310执行的指令。存储器1330可以用于存储用户数据。存储器1330包括根据本发明构思的实施例的垂直沟道晶体管。电子器件1300可以使用无线接口1340从而传输数据到使用RF信号进行通讯的无线通讯网络或从网络接收数据。例如，无线接口1340可以包括天线、无线收发器等。电子器件1300可以使用在通讯接口协议诸如第三代通讯系统(例如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000)中。
参照图66，根据本发明构思的实施例的半导体存储器件可以用于实现存储系统。存储系统1400可以包括用于存储大量数据的存储器件以及存储控制器1420。存储控制器1420响应于主机1430的读或写请求来控制将要从存储器件1410读取的存储数据或者将要写入到存储器件1410的数据。存储控制器1420可以构建地址映射表，地址映射表用于将从主机1430诸如移动装置或计算机系统提供的地址映射到物理地址上。存储器件1410可以包括根据本发明构思的实施例的垂直沟道晶体管。
根据本发明构思的实施例，垂直沟道晶体管的沟道区域通过形成在有源图案之间的旁路图案电连接到导电类型与沟道区域相同的衬底。旁路图案由可欧姆连接到沟道区域或衬底的导电材料形成。因而，可以在沟道区域中防止浮体现象。
尽管这里已经参照附图描述了本发明的示范性实施例，但是将理解，本发明不应局限于这些精确的实施例，本领域普通技术人员可以在其中进行各种其他变化和修改而不背离本发明的范围或思想。所有这样的变化和修改旨在包括在所附权利要求定义的本发明的范围内。
本申请要求于2010年10月8日提交的韩国专利申请No.10-2010-0098120的优先权，其公开内容通过引用全部合并于此。

Claims (18)

1.一种半导体存储器件，包括：
半导体衬底；
半导体柱，从所述半导体衬底延伸，该半导体柱包括第一区域、第二区域和第三区域，所述第二区域位于所述第一区域和所述第三区域之间，所述第三区域位于所述第二区域与所述半导体衬底之间，直接相邻的区域具有不同的导电类型；
第一栅极图案，在水平方向上设置在所述第二区域上，第一绝缘层在所述第一栅极图案与所述第二区域之间；以及
第二栅极图案，在所述水平方向上设置在所述第三区域上，其中所述第二区域通过所述第二栅极图案欧姆连接到所述衬底。
2.如权利要求1所述的半导体存储器件，还包括：电容器，电连接到所述第一区域；字线，电连接到所述第一栅极图案；以及位线，电连接到所述第三区域，所述位线设置在所述字线与所述衬底之间，所述位线在第一方向上延伸，所述字线在垂直于所述第一方向的第二方向上延伸。
3.如权利要求1所述的半导体存储器件，其中所述第一区域和所述第三区域具有第一导电类型，所述第二区域和所述衬底具有不同于所述第一导电类型的第二导电类型。
4.如权利要求1所述的半导体存储器件，其中所述第一栅极图案和所述第二栅极图案包括半导体材料和金属中的至少一种。
5.如权利要求1所述的半导体存储器件，还包括设置在所述第二栅极图案与所述第三区域之间的第二绝缘层。
6.如权利要求5所述的半导体存储器件，还包括第三栅极图案，该第三栅极图案在所述水平方向上设置在所述第三区域上背对所述第二栅极图案，并设置得相对于所述半导体柱与所述第一栅极图案共面，第三绝缘层在所述第三栅极图案与所述第三区域之间。
7.一种半导体存储器件，包括：
半导体衬底；
从所述半导体衬底延伸的半导体柱，该半导体柱包括第一区域、第二区域和第三区域，所述第二区域位于所述第一区域与所述第三区域之间，所述第三区域位于所述第二区域与所述半导体衬底之间，直接相邻的区域具有不同的导电类型；
第一栅极图案，在水平方向上设置在所述第二区域上，第一绝缘层在所述第一栅极图案与所述第二区域之间；
第二栅极图案，在所述水平方向上设置在所述第三区域上，第二绝缘层在所述第二栅极图案与所述第三区域之间，所述第二区域通过所述第二栅极图案欧姆连接到所述衬底；
第三栅极图案，在所述水平方向上设置在所述第三区域上背对所述第二栅极图案并设置得相对于所述半导体柱与所述第一栅极图案共面，第三绝缘层在所述第三栅极图案与所述第三区域之间；以及
电连接到所述第一区域的电容器、电连接到所述第一栅极图案的字线以及电连接到所述第三区域的位线。
8.如权利要求7所述的半导体存储器件，其中所述第一区域和所述第三区域具有第一导电类型，所述第二区域和所述衬底具有不同于所述第一导电类型的第二导电类型。
9.如权利要求7所述的半导体存储器件，其中所述第一栅极图案和所述第二栅极图案包括半导体材料和金属中的至少一种。
10.如权利要求7所述的半导体存储器件，其中所述位线设置在所述字线与所述半导体衬底之间，所述位线在第一方向上延伸，所述字线在垂直于所述第一方向的第二方向上延伸。
11.一种形成半导体存储器件的方法，该方法包括：
在半导体衬底中形成具有相同构造的第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽设置得彼此相邻且在第一方向上延伸；
在所述第一沟槽中形成第一栅极图案且在所述第二沟槽中形成第二栅极图案；
在所述第一栅极图案上且在所述第一沟槽中形成第三栅极图案；
形成在垂直于所述第一方向的第二方向上交叉所述第一沟槽的第三沟槽；
在所述第三沟槽中形成位线；
在所述第二栅极图案上形成第四栅极图案；
在所述第四栅极图案上且在所述第二沟槽中形成插塞绝缘图案；
在所述第三栅极图案上形成字线；以及
在设置于所述第一沟槽和所述第二沟槽之间的半导体柱上形成存储元件，
其中所述半导体柱具有在所述第三栅极图案与所述第四栅极图案之间的有源区域，所述第四栅极图案直接接触所述半导体柱的所述有源区域。
12.如权利要求11所述的方法，还包括在形成所述第一栅极图案之前，在所述第一沟槽的侧壁上形成第一绝缘层。
13.如权利要求12所述的方法，还包括在形成所述第二栅极图案之前，在所述第二沟槽的下侧壁上形成第二绝缘层。
14.如权利要求13所述的方法，还包括在形成所述第三栅极图案之前，在所述第二沟槽的上侧壁上以及在所述第一栅极图案的顶表面上形成第三绝缘层。
15.如权利要求11所述的方法，其中所述存储元件包括电容器。
16.如权利要求11所述的方法，还包括在形成所述位线之前，在所述第三沟槽中形成下绝缘图案。
17.如权利要求16所述的方法，还包括在形成所述位线之前，在所述有源区域以下的所述半导体柱中进行掺杂操作。
18.如权利要求17所述的方法，其中所述掺杂操作使用具有与所述半导体衬底的导电类型不同的导电类型的杂质进行。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
KR20130027155A (ko) * 2011-09-07 2013-03-15 삼성전자주식회사 반도체 기억 소자
KR102025111B1 (ko) * 2013-01-11 2019-09-25 삼성전자주식회사 전류 경로 선택 구조를 포함하는 3차원 반도체 장치 및 그 동작 방법
US9640645B2 (en) 2013-09-05 2017-05-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with silicide
EP3404721A1 (en) * 2017-05-15 2018-11-21 IMEC vzw A method for forming pillars in a vertical transistor device
KR102293120B1 (ko) * 2017-07-21 2021-08-26 삼성전자주식회사 반도체 소자
US10438999B2 (en) 2017-12-29 2019-10-08 Spin Memory, Inc. Annular vertical Si etched channel MOS devices
US10355047B1 (en) * 2017-12-29 2019-07-16 Spin Memory, Inc. Fabrication methods of forming annular vertical SI etched channel MOS devices
KR20230009206A (ko) * 2021-07-08 2023-01-17 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101395714A (zh) * 2006-03-02 2009-03-25 美光科技公司 U形晶体管及相应制造方法
CN102522407A (zh) * 2011-12-23 2012-06-27 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909618A (en) * 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5977579A (en) * 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
JP5792918B2 (ja) * 2000-08-14 2015-10-14 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーＳａｎｄｉｓｋ ３Ｄ Ｌｌｃ 高集積メモリデバイス
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
KR100543901B1 (ko) 2003-09-19 2006-01-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100752661B1 (ko) 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
KR100697291B1 (ko) * 2005-09-15 2007-03-20 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조방법
KR100675285B1 (ko) * 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100688576B1 (ko) 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR100685659B1 (ko) * 2006-01-26 2007-02-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5130596B2 (ja) * 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
KR100934840B1 (ko) 2007-10-30 2009-12-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2009141110A (ja) * 2007-12-06 2009-06-25 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR100972908B1 (ko) 2008-03-17 2010-07-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20090121475A (ko) 2008-05-22 2009-11-26 주식회사 하이닉스반도체 수직형 반도체 소자 및 그의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101395714A (zh) * 2006-03-02 2009-03-25 美光科技公司 U形晶体管及相应制造方法
CN102522407A (zh) * 2011-12-23 2012-06-27 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法

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