KR100972908B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 매립 비트라인(Buried bit line)을 형성한 후, 필라(Pillar) 패턴의 절반을 채널(Channel)로 사용하여 매립 비트라인의 단면적을 증가시켜 저항을 감소시키고, 플로팅 바디 효과 (Floating body effect)를 방지할 수 있으며, 양측의 필라 패턴을 매립 비트라인이 지지함으로써, 필라 패턴의 리닝(Leaning)을 방지할 수 있는 기술을 개시한다.

Description

반도체 소자의 형성 방법{Method for Manufacturing Semiconductor Device}
도 1은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
100, 200: 반도체 기판 110, 210: 매립 비트라인
120, 220: 필라(Pillar) 패턴 130, 230: 게이트 절연막
240: 게이트 예정 영역 245: 벌브형 게이트 예정 영역
140, 250: 게이트 폴리실리콘층 260: 트렌치
270: 분리된 게이트 폴리실리콘층 280: 분리된 매립 비트라인
290: 제 1 절연막 150, 300: 다마신(Damascene) 워드라인
310: 제 2 절연막
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 매립 비트라인(Buried bit line)을 형성한 후, 필라(Pillar) 패턴의 절반을 채널(Channel)로 사용하여 매 립 비트라인의 단면적을 증가시켜 저항을 감소시키고, 플로팅 바디 효과 (Floating body effect)를 방지할 수 있으며, 양측의 필라 패턴을 매립 비트라인이 지지함으로써, 필라 패턴의 리닝(Leaning)을 방지할 수 있는 기술을 개시한다.
최근에, 반도체 사용자들이 저전력과 고용량의 반도체 소자들을 더욱 요구함에 따라, 반도체 생산업자들은 반도체 소자의 고집적 및 고속화에 대한 연구 개발에 노력하고 있는 실정이다.
반도체 메모리 셀로서는 정보의 입력과 출력이 자유롭고, 대용량으로 구현될 수 있는 디램(DRAM: Dynamic Random Access Memory)이 널리 이용되고 있다.
일반적으로 디램은 하나의 모스(MOS) 트랜지스터와 하나의 축적 캐패시터로 구성되고, 상기 모스 트랜지스터는 데이터의 라이트 및 리드 동작 시 축적 캐패시터에서의 데이터 전하의 이동을 가능하게 한다.
또한, 디램은 누설전류 등에 의한 데이터의 손실을 방지하기 위하여 주기적으로 축적 캐패시터에 전하를 제공하는 리플레쉬(Refresh) 동작이 수행된다.
디램의 고집적화를 위해서는 축적 캐패시턴스의 크기가 감소되더라도 축적용량을 충분히 확보할 수 있는 캐패시터가 요구되고, 단위 메모리 셀을 차지하는 면적을 최대한 줄일 필요성이 있다.
통상적으로 디램 소자의 제조는 사진공정에 의한 최소의 리소그래피 피처(Feature) 크기(F)에 의해 제한되는데, 종래의 기술은 단위 메모리 셀 당 8F2의 면적을 필요로 하고 있다.
종래의 트랜지스터는 채널 영역이 평면적 구조를 가지며, 구조적 문제점으로 인하여 트랜지스터는 집적도 및 전류 측면에 제한성이 있다.
이러한 제한성을 극복하기 위하여 버티컬 트랜지스터가 제안된 바 있다.
통상의 트랜지스터는 고농도의 소스/드레인 영역을 기판의 좌우에 형성함에 의하여 채널 영역이 수평 방향으로 형성된다.
그러나, 버티컬 트랜지스터는 고농도의 소스/드레인 영역이 수직 방향으로 형성되어 채널 영역이 반도체 기판의 상하로 형성된다.
반면에, 도핑되지 않은 실리콘을 채널 영역으로 구현하는 종래의 버티컬 트랜지스터는 바디(Body) 부분의 전압을 컨트롤(Control)하기 어려웠다.
그러므로, 펀치-쓰루(Punch-through)나 플로팅 바디 이팩트(Floating body effect)가 나타나는 현상을 효과적으로 제어하기 어려운 문제가 있다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 매립 비트라인(Buried bit line)을 형성한 후, 필라(Pillar) 패턴의 절반을 채널(Channel)로 사용하여 매립 비트라인의 단면적을 증가시켜 저항을 감소시키고, 플로팅 바디 효과 (Floating body effect)를 방지할 수 있으며, 양측의 필라 패턴을 매립 비트라인이 지지함으로써, 필라 패턴의 리닝(Leaning)을 방지할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 내에 매립 비트라인을 형성하는 단계와,
상기 반도체 기판을 식각하여 필라 패턴을 형성하는 단계와,
상기 필라 패턴 사이에 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막을 식각하여 게이트 예정 영역을 형성하는 단계와,
상기 게이트 예정 영역을 등방성 식각하여 벌브형 게이트 예정 영역을 형성하는 단계와,
상기 벌브형 게이트 예정 영역에 게이트 폴리실리콘층을 매립하는 단계와,
상기 벌브형 게이트 예정 영역을 수직 식각하여 상기 반도체 기판을 노출 시키고 상기 게이트 폴리실리콘층을 분리하는 트렌치를 형성하는 단계 및
상기 트렌치에 제 1 절연막, 다마신 워드라인 및 제 2 절연막을 매립하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 게이트 폴리실리콘층은 다마신(Damascene) 공정을 이용하여 상기 게이트 폴리실리콘층을 연결하는 것과,
상기 다마신 워드라인은 폴리실리콘층으로 형성하는 것을 특징으로 하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도로서, 반도체 기판(100), 매립 비트라인(110), 필라 패턴(120), 게이트 절연막(130), 게이트 폴리실리콘층(140) 및 다마신(Damascene) 게이트(150)을 정의한 것이다.
도 1을 참조하면, 반도체 기판(100) 내에 이온 주입 공정을 이용하여 매립 비트라인(110)을 형성한 후, 게이트 절연막(130)으로 분리되어 있는 양측의 필라 패턴(120)은 벌브(Bulb) 형태의 등방성 식각으로 진행할 경우에 생기는 소자분리막(미도시)의 손실(Loss)을 막기 위해 게이트 폴리실리콘층(140)이 채워진다.
이때, 게이트 폴리실리콘층(140)은 양측의 필라 패턴(120)을 둘러싸는 형태로 형성하게 된다.
이러한 '도 1'의 게이트 폴리실리콘층(140)은 다마신(Damascene)을 이용하여 연결하는 것이 바람직하다.
여기서, 게이트 폴리실리콘층(140)과 접하고 있는 면에 트랜지스터(Transistor)가 형성되어 On/Off 동작을 관여하고, 그 반대 측면은 매립 비트라인(110)이 형성되지 않음으로써, 벌크(Bulk) 바이어스(Vias)를 잡아 플로팅 바디 이팩트(Floating body effect)를 방지할 수 있다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도로서, '도 1'의 A-A'의 절단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(200) 내에 이온 주입(Implant) 공정을 이용하여 매립 비트라인(Buried bit line; 210)을 형성한다.
다음에는, 반도체 기판(200)상에 감광막을 형성한 후, 필라(Pillar) 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
도 2b를 참조하면, 감광막 패턴을 마스크로 상기 매립 비트라인(210)이 노출될 때까지 반도체 기판(200)을 식각하여 필라(Pillar) 패턴(220)을 형성한다.
도 2c를 참조하면, 필라 패턴(220) 사이에 게이트 절연막(230)을 매립한다.
그 다음에는, 게이트 절연막(230) 상에 감광막을 형성한 후, 게이트 예정 영역(240) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
도 2d를 참조하면, 감광막 패턴을 마스크로 게이트 절연막(230)을 식각하여 게이트 예정 영역(240)을 형성한다.
도 2e를 참조하면, 게이트 예정 영역(도 2d의 240)을 등방성 식각하여 벌브(Bulb)형 게이트 예정 영역(245)을 형성한다.
도 2f를 참조하면, 벌브형 게이트 예정 영역(245)에 게이트 폴리실리콘층(250)을 매립한다.
이때, 게이트 폴리실리콘층(250)은 양측의 필라 패턴(220)을 둘러싸는 형태로 형성하게 된다.
또한, 게이트 폴리실리콘층(250)은 다마신(Damascene)을 이용하여 연결하는 것이 바람직하다.
도 2g를 참조하면, 게이트 폴리실리콘층(도 2f의 250)이 매립된 벌브형 게이 트 예정 영역(도 2e의 245)를 수직(Vertical) 식각하여 트렌치(260), 분리된 게이트 폴리실리콘층(270) 및 분리된 매립 비트라인(280)를 형성한다.
도 2h를 참조하면, 트렌치(260)를 매립하는 제 1 절연막(290)을 형성한 후, 제 1 절연막(290)을 에치백(Etchback)하여 상기 제 1 절연막(290)은 트렌치(260) 하부 영역에 남아있는다.
이때, 제 1 절연막(290)은 하부의 분리된 매립 비트라인(280)과 절연을 위한 것이다.
다음에는, 제 1 절연막(290) 상에 다마신 워드라인(300)을 형성한다.
이때, 다마신 워드라인(300)은 폴리실리콘층으로 형성하는 것이 바람직하다.
또한, 다마신 워드 라인(300)을 이용하여 양측의 분리된 게이트 폴리실리콘층(270)을 연결한다.
그 다음에는, 다마신 워드라인(300)을 형성한 후, 상기 다마신 워드라인(300)을 에치백(Etchback)하여 상기 다마신 워드라인(300)은 트렌치(260) 중간 영역에 남아있게 된다.
다음에는, 다마신 워드라인(300) 상에 제 2 절연막(310)을 형성한 후, 제 2 절연막(310)을 에치백(Etchback)하여 상부와 접속되는 콘택과 절연시킨다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 매립 비트라인(Buried bit line)을 형성한 후, 필라(Pillar) 패턴의 절반을 채널(Channel)로 사용하여 매립 비트라인의 단면적을 증가시켜 저항 감소 효과가 있고, 플로팅 바디 효 과(Floating body effect)를 방지할 수 있으며, 양측의 필라 패턴을 매립 비트라인이 지지함으로써, 필라 패턴의 리닝(Leaning)을 방지할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 기판 내에 매립 비트라인을 형성하는 단계;
    상기 매립 비트라인이 노출될 때까지 상기 반도체 기판을 식각하여 필라 패턴을 형성하는 단계;
    상기 필라 패턴 사이에 게이트 절연막을 형성하는 단계;
    상기 매립 비트라인이 노출되도록 상기 매립 비트라인 상부의 상기 게이트 절연막을 식각하여 게이트 예정 영역을 형성하는 단계;
    상기 게이트 예정 영역 저부를 등방성 식각하여 벌브형 게이트 예정 영역을 형성하는 단계;
    상기 벌브형 게이트 예정 영역에 게이트 폴리실리콘층을 매립하는 단계;
    상기 벌브형 게이트 예정 영역을 식각하여 상기 게이트 폴리실리콘층을 분리하는 트렌치를 형성하는 단계; 및
    상기 트렌치에 제 1 절연막, 다마신 워드라인 및 제 2 절연막을 순차적으로 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 폴리실리콘층은 다마신 공정을 이용하여 상기 게이트 폴리실리콘층을 연결하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 다마신 워드라인은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반 도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 후, 상기 트렌치 내에 상기 제 1 절연막을 매립한 다음에 상기 제 1 절연막을 에치백하여 상기 트렌치 하부 영역에 남기는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 절연막을 에치백한 후, 상기 트렌치 내에 다마신 워드라인을 매립한 다음에 상기 다마신 워드라인을 에치백하여 상기 제 1 절연막 상에 남기는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 다마신 워드라인을 에치백한 후, 상기 트렌치 내에 제 2 절연막을 매립한 다음에 상기 제 2 절연막을 에치백하여 상기 다마신 워드라인 상에 남기는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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