KR20120065113A - 수직 채널 트랜지스터들을 구비한 반도체 장치 및 그 제조방법. - Google Patents

수직 채널 트랜지스터들을 구비한 반도체 장치 및 그 제조방법. Download PDF

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KR20120065113A
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Abstract

수직 전계효과 트랜지스터들을 구비하는 반도체 장치가 제공된다. 상기 반도체 장치는 반도체 기판 상에 적층된 매립 절연막 및 상기 매립 절연막을 수직하게 관통하는 제1 및 제2 활성영역들을 포함한다. 상기 활성영역들 및 상기 매립 절연막은 층간 절연막으로 덮여진다. 상기 층간 절연막 내에 상부 배선이 배치된다. 상기 상부 배선은 상기 반도체 기판의 상면에 평행하도록 연장한다. 상기 상부 배선의 일 부분으로부터 게이트 전극이 연장한다. 상기 게이트 전극은 상기 제1 및 제2 활성영역들 사이의 상기 매립 절연막 내로 연장한다. 상기 상부 배선의 적어도 상면을 덮도록 보호막 패턴이 배치된다. 상기 보호막 패턴은 상기 상부 배선의 폭보다 큰 폭을 갖는다. 상기 층간 절연막을 관통하여 상기 제1 및 제2 활성영역들의 상면들과 각각 접촉하는 제1 및 제2 매립 콘택 전극들이 배치된다. 상기 제1 및 제2 매립 콘택 전극들은 상기 보호막 패턴에 의해 자기정렬된다. 상기 반도체 장치의 제조방법 또한 제공된다.

Description

수직 채널 트랜지스터들을 구비한 반도체 장치 및 그 제조방법.{Semiconductor Device With Vertical Channel Transistors And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도를 증가시키기 위해, 반도체 장치의 패턴들의 선폭은 점점 감소되어 왔다. 차세대 반도체 장치를 위한 미세 패턴 형성 기술은 새로운 그리고 고비용의 노광 기술을 도입함으로써 달성될 수 있다.
이와는 달리, 반도체 장치의 집적도는 트랜지스터들, 예컨대 전계 효과 트랜지스터들의 구조를 변화시킴으로써 증가 될 수 있다. 예를 들면, 상기 반도체 장치는 일반적인 평판형의 전계효과 트랜지스터들(plannar type field effect transistors)과 다른 구조를 갖는 수직형의 전계효과 트랜지스터들(vertical field effect transistors)을 채택하여 집적도를 증가시킬 수 있다. 상기 수직형 전계효과 트랜지스터들의 각각은 차례로 적층된 소오스 영역, 채널 바디 및 드레인 영역을 구비하는 활성영역을 포함할 수 있다. 이러한 수직형 전계효과 트랜지스터들은 여러 가지의 반도체 장치들, 예를 들면 디램 장치들에 적용될 수 있다.
상기 수직형 전계효과 트랜지스터들을 반도체 장치에 채택하는 경우에, 상기 수직형 전계효과 트랜지스터의 드레인 영역 또는 소오스 영역은 도전성 패턴과 전기적으로 접속될 수 있다. 이 경우에, 상기 도전성 패턴이 상기 소오스 영역 또는 상기 드레인 영역과 오정렬되면, 반도체 장치가 오동작할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 수직형 전계효과 트랜지스터들과 함께 집적도를 개선할 수 있는 반도체 장치의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 집적도의 개선에 적합한 수직형 전계효과 트랜지스터들을 구비하는 반도체 장치를 제공하는 데 있다.
본 발명의 일 실시예(an example embodiment of the present inventive concepts)는 수직형 전계효과 트랜지스터들을 구비하는 반도체 장치의 제조방법을 제공한다. 상기 방법은 반도체 기판 상의 매립 절연막 및 상기 매립 절연막을 수직하게 관통하는 제1 및 제2 활성영역들을 형성하는 것을 포함한다. 상기 제1 및 제2 활성영역들 및 상기 매립 절연막을 덮도록 층간 절연막을 형성한다. 상기 층간 절연막 내의 상부 배선, 상기 상부 배선으로부터 상기 제1 및 제2 활성영역들 사이의 영역 내로 연장하는 게이트 전극, 및 상기 상부 배선의 적어도 상면을 덮는 보호막 패턴을 형성한다. 상기 보호막 패턴은 상기 상부 배선에 자기정렬되고 상기 상부 배선의 폭보다 큰 폭을 갖도록 형성된다. 상기 보호막 패턴을 식각 저지막으로 사용하여 상기 층간 절연막을 이방성 식각하여 상기 제1 및 제2 활성영역들의 상면들을 각각 노출시키는 제1 및 제2 매립 콘택 홀들을 형성한다.
몇몇 실시예들에 있어서, 상기 제1 활성영역은 차례로 적층된 제1 하부 불순물 영역, 제1 채널 바디 및 제1 상부 불순물 영역을 구비하도록 형성될 수 있고, 상기 제2 활성영역은 차례로 적층된 제2 하부 불순물 영역, 제2 채널 바디 및 제2 상부 불순물 영역을 구비하도록 형성될 수 있다. 이 경우에, 상기 게이트 전극은 상기 제1 및 제2 채널 바디들과 중첩하도록 형성될 수 있다. 이에 더하여, 상기 방법은 상기 게이트 전극과 상기 제1 및 제2 채널 바디들 사이에 게이트 절연막을 형성하는 것을 더 포함할 수 있다. 더 나아가서, 상기 방법은 상기 제1 하부 불순물 영역에 전기적으로 연결된 제1 하부 배선 및 상기 제2 하부 불순물 영역에 전기적으로 연결된 제2 하부 배선을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 제1 및 제2 하부 배선들의 상부면은 상기 게이트 전극의 하부면들 보다 낮은 레벨에 위치할 수 있다.
다른 실시예들에 있어서, 상기 매립 절연막 및 상기 활성영역들을 형성하는 것은, 상기 반도체 기판을 식각하여 상기 활성영역들을 한정하는 메쉬형의 트렌치를 형성하는 것과, 상기 메쉬형의 트렌치를 채우는 상기 매립 절연막을 형성하는 것을 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 보호막 패턴을 형성하는 것은, 상기 층간 절연막을 등방성 식각하여 상기 상부 배선 상의 상기 그루브의 폭을 확장시키고, 상기 확장된 그루브 내에 절연물질을 채워 형성할 수 있다. 이에 더하여, 상기 보호막 패턴들의 가장자리들 하부에 상기 상부 배선들의 측벽들을 덮도록 절연막 스페이서가 형성될 수 있다. 상기 절연막 스페이서는 층간 절연막의 일부로부터 형성될 수 있다. 상기 방법과는 달리, 상기 보호막 패턴을 형성하는 또 다른 방법은 상기 그루브의 측벽 상에 측벽 보호막 패턴을 형성하되, 상기 측벽 보호막 패턴은 연장하여 상기 제1 및 제2 활성영역들의 상부 측벽들을 덮을 수 있다. 상기 측벽 보호막 패턴에 의해 둘러싸여진 상기 그루브 내에 상부 배선 및 상부 보호막 패턴을 순차적으로 형성할 수 있다. 상기 상부 보호막 패턴 및 상기 측벽 보호막 패턴은 상기 층간 절연막에 대하여 식각 선택비를 가질수 있다.
본 발명의 다른 실시예(another example embodiment of the present inventive concepts)는 수직형 전계효과 트랜지스터들을 구비하는 반도체 장치를 제공한다. 상기 반도체 장치는 반도체 기판 상에 적층된 매립 절연막 및 상기 매립 절연막을 수직하게 관통하는 제1 및 제2 활성영역들을 포함한다. 상기 활성영역들 및 상기 매립 절연막 상에 층간 절연막이 적층된다. 상기 층간 절연막 내에 상부 배선이 배치되고, 상기 상부배선은 상기 반도체 기판의 상면에 평행하도록 연장한다. 상기 상부 배선의 일 부분으로부터 상기 제1 및 제2 활성영역들 사이의 상기 매립 절연막 내로 게이트 전극이 연장된다. 상기 상부 배선의 적어도 상면을 덮도록 보호막 패턴이 배치된다. 상기 보호막 패턴은 상기 상부 배선의 폭보다 큰 폭을 갖는다. 상기 층간 절연막을 관통하여 상기 제1 및 제2 활성영역들의 상면들과 각각 접촉하는 제1 및 제2 매립 콘택 전극들이 배치된다. 상기 제1 및 제2 매립 콘택 전극들은 상기 보호막 패턴에 의해 자기정렬된다.
몇몇 실시예들에 있어서, 상기 제1 활성영역은 차례로 적층된 제1 하부 불순물 영역, 제1 채널 바디 및 제1 상부 불순물 영역을 구비할 수 있고, 상기 제2 활성영역은 차례로 적층된 제2 하부 불순물 영역, 제2 채널 바디 및 제2 상부 불순물 영역을 구비할 수 있다. 이 경우에, 상기 게이트 전극은 상기 제1 및 제2 채널 바디들과 중첩될 수 있다. 이에 더하여, 상기 게이트 전극과 상기 제1 및 제2 채널 바디들 사이에 위치하는 게이트 절연막을 더 포함할 수 있다. 더 나아가서, 상기 제1 하부 불순물 영역에 전기적으로 연결된 제1 하부 배선 및 상기 제2 하부 불순물 영역에 전기적으로 연결된 제2 하부 배선을 더 포함할 수 있다. 이 경우에, 상기 제1 및 제2 하부 배선들의 상부면은 상기 게이트 전극의 하부면들 보다 낮은 레벨에 위치할 수 있다.
다른 실시예들에 있어서, 상기 보호막 패턴은. 상기 상부 배선과 상기 제1 및 제2 매립 콘택 전극들 사이에 위치하여, 상기 상부 배선의 측벽을 둘러싸고, 상기 보호막 패턴은 상기 상부 배선의 측벽을 덮는 측벽 보호막 패턴 및 상기 상부 배선의 상면을 덮는 상부 보호막 패턴을 구비할 수 있다, 상기 측벽 보호막 패턴은 상기 상부 배선 및 상기 제1 및 제2 매립 콘택전극들 사이에 배치될 수 있고, 상기 상부 보호막 패턴은 상기 상부 배선의 상면 상에 배치될 수 있다. 상기 측벽 보호막 패턴은 상기 상부 보호막 패턴 및 상기 매립 콘택 전극들 사이의 계면 내로 그리고 상기 상부 배선 및 상기 제1 및 제2 상부 불순물 영역 사이의 계면 내로 연장되되, 상기 제1 및 제2 상부 불순물 영역에 인접한 상기 제1 및 제2 채널 바디들의 상부 영역들과 중첩되는 것을 포함할 수 있다. 상기 보호막 패턴은 상기 층간 절연막에 대하여 식각 선택비를 가질 수 있다.
또 다른 실시예들에 있어서, 상기 제1 및 제2 매립 콘택 전극들은, 상기 제1 및 제2 매립 콘택 전극들 상에 각각 전기적으로 연결된 제1 및 제2 메모리 저장부들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상부 배선 및 매립 콘택 전극들이 수직형 전계효과 트랜지스터들과 자기정렬될 수 있다. 따라서, 수직형 전계효과 트랜지스터들을 구비하는 반도체 장치의 집적도 및 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 디램 장치의 한 쌍의 단위 셀들을 도시한 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 3a 내지 도 3d는 각각 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 4a 내지 도 4d는 각각 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 5a 내지 도 17a는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 5b 내지 도 17b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 5c 내지 도 17c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 5d 내지 도 17d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 18a 내지 도 20a는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 18b 내지 도 20b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 18c 내지 도 20c는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 18d 내지 도 20d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위하여 도 2의 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되는 것이 아니라 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 한 쌍의 단위 셀들을 도시한 등가회로도이다.
도 1 을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 한 쌍의 전계효과 트랜지스터들을 포함할 수 있다. 상기 전계효과 트랜지스터들의 소오스 영역들은 각각 한 쌍의 하부 배선들(190a,190b)에 전기적으로 접속될 수 있고, 상기 전계효과 트랜지스터들의 게이트 전극들은 상부 배선(335)에 전기적으로 접속될 수 있다. 또한, 상기 전계효과 트랜지스터들의 드레인 영역들은 각각 한 쌍의 메모리 저장부들(430a,430b)의 제1 단자들에 전기적으로 접속될 수 있고, 상기 한 쌍의 메모리 저장부들(430a,430b)의 제2 단자들은 플레이트 전극(450)에 전기적으로 접속될 수 있다.
일 실시예에서, 상기 하부 배선들(190a,190b), 상기 상부 배선(335) 및 상기 메모리 저장부들(430a,430b)은 도 1에 도시된 바와 같이 각각 비트라인들, 워드라인 및 커패시터들에 해당할 수 있다. 이 경우에, 본 발명의 실시예들에 따른 반도체 장치는 디램 장치일 수 있다. 그러나, 본 발명의 실시예들은 디램 장치에 한정되지 않는다. 예를 들면, 상기 메모리 저장부들(430a,430b)은 강유전체 커패시터 또는 가변 저항성 요소(variable resistive element)를 포함할 수 있고, 상기 가변 저항성 요소는 자기터널 접합(MTJ) 구조체 또는 저항성 커패시터(resistive capacitor)를 포함할 수 있다. 상기 메모리 저장부들(430a,430b)이 강유전체 커패시터들인 경우에, 본 발명의 실시예들에 따른 반도체 장치는 강유전체 메모리 장치에 해당할 수 있다. 이와는 달리, 상기 메모리 저장부들(430a,430b)이 자기 터널접합(MTJ) 구조체인 경우에, 본 발명의 실시예들에 따른 반도체 장치는 자기 램 장치(Magnetic RAM device)에 해당할 수 있다. 또한, 상기 메모리 저장부들(430a,430b)이 저항성 커패시터들인 경우에, 본 발명의 실시예들에 따른 반도체 장치는 저항성 램 장치(Resistive RAM device)에 해당할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 평면도이고, 도 3a 내지 도 3d는 각각 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 2, 도 3a, 도 3b, 도 3c 및 도 3d를 참조하면, 반도체 기판(100) 상에 매립 절연막(230)이 배치될 수 있다. 상기 매립 절연막(230)은 실리콘 산화막일 수 있다. 상기 매립 절연막(230) 내에, 상기 매립 절연막(230)을 수직하게 관통하고, 서로 이격되어 있는 복수의 활성영역들(110)이 제공될 수 있다. 이하에서 설명의 편의를 위하여 상기 복수의 활성영역들(110)중 서로 인접한 한 쌍의 활성영역들(110)을 각각 제1 및 제2 활성영역들(110a,110b)이라 언급하기로 한다. 상기 제1 및 제2 활성영역들(110a,110b)을 포함하는 상기 활성영역들(110)의 각각은 상기 매립 절연막(230)에 의해 전기적으로 절연될 수 있다.
상기 제1 활성영역(110a)은 차례로 적층된 제1 하부 불순물 영역(113a), 제1 채널 바디(117a) 및 제1 상부 불순물 영역(115a)으로 구성될 수 있고, 상기 제2 활성영역(110b) 역시 차례로 적층된 제2 하부 불순물 영역(113b), 제2 채널 바디(117b) 및 제2 상부 불순물 영역(115b)으로 구성될 수 있다. 상기 제1 및 2 하부 불순물 영역들(113a,113b) 및 상기 제1 및 제2 상부 불순물 영역들(115a,115b)은 상기 반도체 기판(100)과 다른 극성을 가진 도펀트로 도핑 될 수 있다. 상기 도펀트는 엔형 또는 피형 도펀트일 수 있다. 상기 제1 및 2 하부 불순물 영역들(113a,113b) 및 상기 제1 및 제2 상부 불순물 영역 들(115a,115b)은 엔형 반도체 또는 피형 반도체 일수 있다. 상기 하부 불순물 영역들(113a,113b) 및 상기 상부 불순물 영역들(115a,115b)은 각각 소오스 영역들 및 드레인 영역들로 사용될 수 있다.
상기 제1 및 제2 활성영역들(110a,110b) 및 상기 매립 절연막(230)을 덮는 층간 절연막(250)이 위치할 수 있다. 상기 층간 절연막(250)은 실리콘 산화막일 수 있다. 상기 제1 및 제2 하부 불순물 영역들(113a,113b)은 반도체 기판(100)과 연결될 수 있다.
상기 제1 및 제2 활성영역들(110a, 110b)은 제1 방향에 평행한 일직선상에 배치될 수 있고, 상기 제1 및 제2 활성영역들(110a, 110b)을 포함하는 상기 활성영역들(110) 사이에 상기 제1 방향에 평행한 복수의 하부 배선들(190)이 배치될 수 있다. 이하에서 설명의 편의를 위하여, 상기 하부 배선들(190)중 서로 인접한 한 쌍의 하부 배선들(190)을 각각 제1 및 제2 하부 배선들(190a, 190b)이라 언급하기로 한다.
상기 제1 하부 배선(190a)은 상기 제1 및 제2 활성영역들(110a, 110b)의 일 측에 배치될 수 있고, 상기 제2 하부 배선(190b)은 상기 제1 및 제2 활성영역들(110a,110b)의 타 측에 배치될 수 있다. 상기 제1 하부 배선(190a)은 상기 제1 활성영역(110a)의 제1 하부 불순물 영역(113a)에 전기적으로 접속될 수 있고, 상기 제2 하부 배선(190b)은 상기 제2 활성영역(110b)의 제2 하부 불순물 영역(113b)에 전기적으로 접속될 수 있다. 상기 제1 및 제2 하부 배선들(190a,190b)은 도전성 물질일 수 있다.
상기 층간 절연막(250) 내에 상기 반도체기판의 상면에 평행한 상부 배선들(335)이 배치될 수 있다. 상기 상부 배선들(335)중 하나는 상기 제1 및 제2 활성영역들(110a,110b)의 사이의 상부 영역을 가로지르고 상기 하부 배선들(190)과 교차하도록 연장할 수 있다. 즉, 상기 상부 배선(335)은 도 2의 평면도에 도시된 바와 같이 상기 제1 방향에 평행한 상기 하부배선들(190)을 교차하는 제2 방향에 평행하도록 연장할 수 있다.
상기 상부 배선(335)의 하부면은 도 3a에 도시된 바와 같이 상기 제1 및 제2 활성영역들(110a, 110b)의 상면들보다 높을 수 있다. 이와는 달리, 상기 상부 배선(335)의 하부면은 상기 제1 및 제2 활성영역들(110a,110b)의 상면들과 같은 레벨을 갖거나 그보다 낮을 수 있다. 상기 상부 배선(335)의 일 부분으로부터 상기 제1 및 제2 활성영역들(110a,110b) 사이의 상기 매립 절연막(230) 내로 연장하는 게이트 전극(331)이 위치할 수 있다. 상기 게이트 전극(331)의 하부면은 상기 제1 및 제2 하부 배선들(190a,190b)의 상면보다 높을 수 있고 상기 제1 및 제2 활성영역들(110a,110b)의 상기 제1 및 제2 하부 불순물 영역들(113a,113b)의 상부면들 보다 낮은 레벨에 또는 동일한 레벨에 위치할 수 있다. 상기 상부 배선(335) 및 상기 게이트 전극(331)은 도전성 물질일 수 있다. 상기 게이트 전극(331) 및 상기 제1 및 제2 활성영역들(110a,110b) 사이에 게이트 절연막(310)이 위치할 수 있다. 상기 게이트 절연막(310)은 열 산화막일 수 있다. 상기 게이트 전극(331), 상기 제1 하부 불순물 영역(113a), 상기 제1 채널 바디(117a) 및 상기 제1 상부 불순물 영역(115a)은 제1 수직형 전계효과 트랜지스터를 구성하고, 상기 게이트 전극(331), 상기 제2 하부 불순물 영역(113b), 상기 제2 채널 바디(117b) 및 상기 제2 상부 불순물 영역(115b)은 제2 수직형 전계효과 트랜지스터를 구성한다.
상기 상부 배선(335)의 적어도 상면을 덮고 상기 상부 배선(335)의 폭보다 큰 폭을 갖는 보호막 패턴(350)이 배치될 수 있다. 상기 보호막 패턴(350)은 상기 층간 절연막(250)에 대하여 식각 선택비를 갖는 물질일 수 있다. 예를 들면, 상기 층간 절연막(250)이 산화막인 경우에, 상기 보호막 패턴(350)은 질화막 일수 있다. 상기 층간 절연막(250)을 관통하고 상기 제1 및 제2 상부 불순물 영역들(115a,115b)의 상면들과 각각 전기적으로 연결되는 제1 및 제2 매립 콘택 전극들(410a,410b)이 위치할 수 있다. 이와 마찬가지로, 상기 활성영역들(110)의 상부 불순물 영역들의 상면들 역시 복수의 매립 콘택 전극들(410)에 각각 전기적으로 접속될 수 있다. 상기 제1 및 제2 매립 콘택 전극들(410a,410b)은 도전성 물질일 수 있다. 상기 제1 및 제2 매립 콘택 전극들(410a,410b)은 상기 보호막 패턴(350)에 의해 자기정렬될 수 있다.
상기 제1 및 제2 매립 콘택 전극들(410a, 410b)은 각각 제1 및 제2 메모리 저장부들(430a, 430b)의 제1 단자들에 전기적으로 접속될 수 있고, 상기 제1 및 제2 메모리 저장부들(430a, 430b)의 제2 단자들은 플레이트 전극(450)에 전기적으로 접속될 수 있다.
도 4a 내지 도 4d는 각각 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다. 본 실시예는 보호막 패턴의 형태에 있어서 도 3a 내지 도 3d에 보여진 실시예와 다르다. 따라서, 본 실시예에 있어서, 상기 보호막 패턴 이외의 다른 모든 구성요소들에 대한 설명은 생략하기로 한다.
도 2, 도 4a, 도 4b, 도 4c 및 도 4d를 참조하면, 본 실시예에 따른 보호막 패턴(350)은 상부 보호막 패턴(353) 및 측벽 보호막 패턴(351)을 포함할 수 있다. 상기 상부 보호막 패턴(353)은 상부 배선(335)의 상면을 덮고, 상기 측벽 보호막 패턴(351)은 상기 상부 배선(335)의 측벽을 덮는다. 상기 측벽 보호막 패턴(351)은 상기 상부 보호막 패턴(353) 및 상기 매립 콘택 전극들(410a, 410b) 사이의 계면들 내로 연장할 수 있다. 이에 더하여, 상기 측벽 보호막 패턴(351)은 상기 상부 배선(335) 및 상기 활성영역들(110a, 110b) 사이의 계면들 내로 연장할 수 있다. 좀 더 구체적으로, 상기 측벽 보호막 패턴(351)은 상기 상부 배선(335) 및 상기 게이트 절연막들(310) 사이의 계면들 내로 연장할 수 있다
본 실시예에서, 상기 측벽 보호막 패턴(351)은 도 4a에 도시된 바와 같이 상기 상부 불순물 영역들(115a, 115b)과 인접한 상기 채널 바디들(117a, 117b)과 부분적으로 중첩하도록 연장할 수 있다. 그 결과, 상기 수직형 전계 효과 트랜지스터들의 게이트 유기 드레인 누설(gate induced drain leakage; GIDL) 현상을 현저히 억제시킬 수 있다.
이제, 본 발명의 실시예들에 따른 반도체 장치의 제조방법들을 설명한다.
도 5a 내지 도 14a, 도 5b 내지 도 14b, 도 5c 내지 도 14c 및 도 5d 내지 도 14d는 각각 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 2, 도 5a, 도 5b, 도 5c 및 도 5d를 참조하면, 반도체 기판(100)을 식각하여 서로 이격된 복수의 활성영역들(110)을 한정하는 트렌치(102)를 형성한다. 상기 트렌치(102)는 메쉬 형태를 갖도록 형성될 수 있다. 즉, 상기 트렌치(102)는 제1 방향에 평행한 복수의 제1 트렌치들 및 상기 제1 방향을 가로지르는 제2 방향에 평행한 복수의 제2 트렌치들을 포함하도록 형성될 수 있다. 그 결과, 상기 활성영역들(110)은 상기 제1 방향 및 상기 제2 방향을 따라 배열될 수 있다.
설명의 편의를 위하여, 상기 활성영역들(110)중 서로 인접한 한 쌍의 활성영역들을 각각 제1 및 제2 활성영역들(110a, 110b)이라 언급한다. 상기 활성영역들(110)의 각각은 차례로 적층된 하부 불순물 영역, 채널 바디 및 상부 불순물 영역을 구비하도록 형성될 수 있다. 예를 들면, 상기 제1 활성영역(110a)은 차례로 적층된 제1 하부 불순물 영역(113a), 제1 채널 바디(117a) 및 제1 상부 불순물 영역(115a)을 구비하도록 형성할 수 있고, 상기 제2 활성영역(110b)은 차례로 적층된 제2 하부 불순물 영역(113b), 제2 채널 바디(117b) 및 제2 상부 불순물 영역(115b)을 구비하도록 형성할 수 있다.
상기 트렌치들(102) 내에 매립 절연막(230)을 형성한다. 상기 매립 절연막(230)은 실리콘 산화막일 수 있다. 상기 매립 절연막(230)을 형성하기 전에, 상기 제1 트렌치들의 하부 영역들 내에 복수의 하부 배선들(190)이 형성될 수 있다. 상기 하부 배선들(190)은 도전성 물질일 수 있다. 상기 하부배선들(190)은 서로 인접한 제1 및 제2 하부배선들(190a, 190b)을 포함할 수 있다. 상기 하부 배선들(190)을 형성하기 전에, 적어도 상기 제1 트렌치들의 바닥면들 상에 하부 절연막(130)을 형성할 수 있다. 따라서, 상기 하부 배선들(190)은 상기 하부 절연막(130)에 의해 상기 반도체기판(100)과 전기적으로 절연될 수 있다.
도 2, 도 6a, 도 6b, 도 6c 및 도 6d를 참조하면, 상기 활성영역들(110) 및 상기 매립 절연막(230)을 덮는 층간 절연막(250)을 형성할 수 있다. 상기 층간 절연막(250)은 실리콘 산화막으로 형성할 수 있다.
도 2, 도 7a, 도 7b, 도 7c 및 도 7d를 참조하면, 상기 층간 절연막(250) 상에 제1 포토 마스크(270)를 형성한다. 상기 제1 포토 마스크(270)는 상기 하부배선들(190)을 가로지르는 방향과 평행한 개구부들을 갖도록 형성될 수 있다. 상기 제1 포토 마스크(270)의 개구부들은 상기 활성영역들(110) 사이의 영역들의 상부를 가로지르도록 형성될 수 있다.
상기 제1 포토 마스크(270)를 식각 마스크로 사용하여 상기 층간절연막(250)을 식각하여 상기 하부 배선들(190)의 상부를 가로지르는 복수의 라인 형태의 그루브들(103)을 형성한다. 상기 그루브들(103)은 상기 활성영역들(110) 사이의 영역들의 상부를 가로지르도록 형성될 수 있다. 예를 들면, 상기 그루브들(103)중 하나는 상기 제1 및 제2 활성영역들(110a, 110b) 사이의 영역의 상부에 배치되어 상기 하부 배선들(190)을 가로지를 수 있다.
일 실시예에서, 상기 그루브들(103)은 도 7a 및 도 7b에 도시된 바와 같이 상기 층간절연막(250)의 두께보다 작은 깊이를 갖도록 형성될 수 있다. 다른 실시예에서, 상기 그루브들(103)은 상기 층간절연막(250)의 두께보다 크거나 그와 동일한 깊이를 갖도록 형성될 수 있다.
도 2, 도 8a, 도 8b, 도 8c 및 도 8d를 참조하면, 상기 제1 포토 마스크(270)를 제거한 다음에, 상기 그루브들(103)을 갖는 기판 상에 제2 포토 마스크(290)를 형성한다. 상기 제2 포토 마스크(290)는 복수의 개구부들을 포함하도록 형성될 수 있다. 상기 제2 포토 마스크(290)의 개구부들의 각각은 서로 인접한 한 쌍의 활성영역들(110) 사이의 매립 절연막(230) 상부에 위치할 수 있다. 예를 들면, 상기 제2 포토 마스크(290)의 개구부들중 하나는 상기 제1 및 제2 활성영역들(110a, 110b) 사이의 매립 절연막(230) 상부에 위치할 수 있다.
상기 제2 포토 마스크(290)를 식각 마스크로 사용하여 상기 층간절연막(250) 및 상기 매립 절연막(230)을 식각하여 상기 복수의 게이트 전극 홀들(GH)을 형성한다. 상기 게이트 전극 홀들(GH)중 하나는 상기 제1 및 제2 활성영역들(110a, 110b) 사이에 형성될 수 있다. 그 결과, 서로 대향하는 상기 제1 및 제2 활성영역들(110a, 110b)의 측벽들은 상기 게이트 전극 홀들(GH)중 하나에 의해 노출될 수 있다. 상기 게이트 전극 홀들(GH)은 상기 채널 바디들, 예를 들면 상기 제1 및 제2 채널 바디들(117a, 117b)의 측벽들을 완전히 노출시키기에 충분한 깊이로 형성될 수 있다. 상기 게이트 전극 홀들(GH)의 바닥면들은 상기 제1 및 제2 하부 불순물 영역들(113a,113b)의 하부면들보다 높은 레벨에 형성될 수 있다. 그 결과, 상기 게이트 전극 홀들(GH)의 하부에는 상기 매립 절연막(230)의 일부가 잔존할 수 있다.
도 2, 도 9a, 도 9b, 도 9c 및 도 9d를 참조하면, 상기 제2 포토 마스크(290)를 제거한 후에, 상기 게이트 전극 홀들(GH)에 의해 노출된 상기 활성영역들(110)의 측벽들 상에 게이트 절연막(310)을 형성한다. 상기 게이트 절연막(310)은 열산화막으로 형성할 수 있다. 게이트 절연막(310)을 구비하는 기판의 전면 상에 상기 그루브들(103) 및 상기 게이트 전극 홀들(GH)을 채우는 게이트 도전막(333)을 형성할 수 있다. 상기 게이트 도전막(333)은 도전성 물질막으로 형성할 수 있다. 예를 들면, 상기 게이트 도전막(333)은 금속막 또는 도우핑된 폴리실리콘막으로 형성할 수 있다.
도 2, 도 10a, 도 10b, 도 10c 및 도 10d를 참조하면, 상기 게이트 도전막(333)을 전면 식각하여 상기 게이트 도전막(333)의 상부면이 상기 층간 절연막(250) 상부면 보다 낮도록 상기 게이트 도전막(333)을 리세스시킬 수 있다. 그 결과, 상기 게이트 절연막(310)에 의해 둘러싸여진 상기 게이트 전극 홀들(GH) 내에 게이트 전극들(331)이 형성될 수 있고, 상기 그루브들(103) 내에 상부 배선들(335)이 형성될 수 있다.
도 2, 도 11a, 도 11b, 도 11c 및 도 11d를 참조하면, 상기 상부 배선들(335)을 형성한 후에, 상기 층간절연막(250)을 등방성 식각할 수 있다. 그 결과, 상기 상부 배선들(335) 상에 각각 확장된 그루브들(104)이 형성될 수 있다. 상기 확장된 그루브들(104)은 상기 상부 배선들(335)에 자기정렬될 수 있고 상기 상부 배선들(335)의 폭보다 큰 폭을 갖도록 형성될 수 있다.
도 2, 도 12a, 도 12b, 도 12c 및 도 12d를 참조하면, 상기 확장된 그루브들(104)을 갖는 기판 상에 상기 확장된 그루브들(104)을 채우는 보호막을 형성한다. 상기 층간절연막(250)의 상면이 노출될 때까지 상기 보호막을 평탄화시키어 상기 확장된 그루브들(104) 내에 보호막 패턴들(350)을 형성한다. 상기 보호막은 상기 층간절연막(250)에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 층간절연막(250)이 실리콘 산화막으로 형성된 경우에, 상기 보호막은 실리콘 질화막으로 형성할 수 있다.
도 2, 도 13a, 도 13b, 도 13c 및 도 13d를 참조하면, 상기 보호막 패턴(350)을 포함하는 기판 상에 제3 포토 마스크(370)를 형성한다. 상기 제3 포토 마스크(370)는 상기 상부 배선들(335)의 상부를 가로지르는 복수의 라인 형태의 개구부들을 갖도록 형성될 수 있다. 상기 제3 포토 마스크(370)의 상기 개구부들은 상기 활성영역들과 중첩하도록 형성될 수 있다.
상기 제3 포토 마스크(370)를 식각 마스크로 사용하여 상기 층간절연막(250)을 이방성 식각하여 상기 활성영역들(110)의 상면들을 노출시키는 매립 콘택 홀들(390)을 형성할 수 있다. 상기 매립 콘택홀들(390)을 형성하는 동안, 상기 보호막 패턴들(350)은 식각 저지막 역할을 할 수 있다. 이는, 상기한 바와 같이 상기 보호막 패턴들(350)이 상기 층간절연막(250)에 대하여 식각 선택비를 갖는 물질막으로 형성되기 때문이다. 그 결과, 상기 매립 콘택홀들(390)은 상기 보호막 패턴들(350)에 의해 자기정렬되도록 형성될 수 있다. 상기 매립 콘택홀들(390)은 상기 제1 상부 불순물 영역(115a) 및 상기 제2 상부 불순물 영역(115b)을 각각 노출시키는 제1 및 제2 매립 콘택홀들(390a, 390b)을 포함할 수 있다.
상기 매립 콘택홀들(390)을 형성한 후에, 상기 상부 배선들(335)의 측벽들 및 상기 매립 콘택홀들(390) 사이에 층간 절연막(250)의 일 부가 잔존할 수 있다. 즉, 상기 상부 배선(335)의 측벽들 상에 상기 층간절연막(250)으로 이루어진 절연막 스페이서(251)가 형성될 수 있다.
도 2, 도 14a, 도 14b, 도 14c 및 도 14d를 참조하면, 상기 제3 포토 마스크(370)를 제거한 후에, 상기 매립 콘택홀들(390)을 채우는 도전막을 형성한다. 상기 보호막 패턴들(350)의 상면들이 노출될 때까지 상기 도전막을 평탄화시키어 상기 매립 콘택홀들(390) 내에 매립 콘택 전극들(410)을 형성한다. 상기 매립 콘택 전극들(410)은 상기 제1 및 제2 매립 콘택홀들(390a, 390b)을 각각 채우는 제1 및 제2 매립 콘택 전극들(410a, 410b)을 포함할 수 있다. 결과적으로, 상기 매립 콘택 전극들(410) 및 상기 활성영역들(110) 사이의 오정렬은 상기 보호막 패턴들(350)에 의해 최소화시킬 수 있다. 예를 들면, 상기 제1 매립 콘택 전극(410a) 및 상기 제1 상부 불순물 영역(115a) 사이의 오정렬은 상기 보호막 패턴들(350)에 의해 최소화시킬 수 있다. 이와 마찬가지로, 상기 제2 매립 콘택 전극(410b) 및 상기 제2 상부 불순물 영역(115b) 사이의 오정렬은 상기 보호막 패턴들(350)에 의해 최소화시킬 수 있다.
도 14a, 도 14b, 도 14c 및 도 14d에 도시하지는 않았지만, 상기 매립 콘택 전극들(410)을 갖는 기판 상에 복수의 메모리 저장부들을 형성할 수 있다. 상기 메모리 저장부들은 도 3a 내지 도 3d에 보여진 상기 제1 및 제2 메모리 저장부들(430a, 430b)을 포함하도록 형성될 수 있다. 상기 제1 메모리 저장부(430a)의 제1 단자는 상기 제1 매립 콘택 전극(410a)에 전기적으로 접속되도록 형성될 수 있고, 상기 제2 메모리 저장부(430b)의 제1 단자는 상기 제2 매립 콘택 전극(410b)에 전기적으로 접속되도록 형성될 수 있다. 더 나아가서, 상기 제1 및 제2 메모리 저장부들(430a, 430b)을 포함하는 기판 상에 도 3a 내지 도 3d에 보여진 플레이트 전극(450)을 형성할 수 있다. 상기 플레이트 전극(450)은 상기 제1 및 제2 메모리 저장부들(430a, 430b)의 제2 단자들에 전기적으로 접속되도록 형성될 수 있다.
도 15a 내지 도 20a, 도 15b 내지 도 20b, 도 15c 내지 도 20c 및 도 15d 내지 도 20d는 각각 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 2, 도 15a, 도 15b, 도 15c 및 도 15d 참조하면, 반도체 기판(100) 상에 게이트 도전막(333)의 형성까지의 단계들(steps until formation of gate conductive layer 333 on a semiconductor substrate 100)은 도 5a 내지 도 9d를 참조하여 설명된 것과 동일하다. 상기 게이트 도전막(333)을 전면 식각하여 상기 게이트 전극 홀들(GH) 내에 게이트 전극들(331)을 형성한다. 상기 게이트 전극들(331)은 상기 상부 불순물 영역들(115a, 115b)의 하면들보다 낮은 상면들을 갖도록 형성될 수 있다.
도 2, 도 16a, 도 16b, 도 16c 및 도 16d 참조하면, 상기 게이트 전극들(331)을 갖는 기판 상에 제1 보호막을 형성하고, 상기 제1 보호막을 이방성 식각하여 상기 그루브들(103)의 측벽들 상에 측벽 보호막 패턴들(351)을 형성한다. 상기 측벽 보호막 패턴들(351)은 상기 게이트 전극들(331) 상의 상기 게이트 전극 홀들(GH)의 측벽을 덮도록 연장할 수 있다. 상기 제1 보호막은 상기 층간절연막(250)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 층간절연막(250)이 실리콘 산화막으로 형성되는 경우에, 상기 제1 보호막은 실리콘 질화막으로 형성될 수 있다.
도 2, 도 17a, 도 17b, 도 17c 및 도 17d 참조하면, 상기 측벽 보호막 패턴들(351)을 구비하는 기판 상에 상기 그루브들(103)을 채우는 도전막을 형성한다. 상기 도전막을 전면 식각하여 상기 그루브들(103) 내에 상부배선들(335)을 형성한다. 상기 상부 배선들(335)은 상기 층간절연막(250)의 상면보다 낮도록 리세스될 수 있다.
도 2, 도 18a, 도 18b, 도 18c 및 도 18d 참조하면, 상기 상부배선들(335)을 갖는 기판 상에 제2 보호막을 형성한다. 상기 제2 보호막은 상기 상부 배선들(335) 상의 상기 그루브들(103)을 완전히 채우도록 형성될 수 있다. 상기 제2 보호막은 상기 제1 보호막처럼 상기 층간절연막(250)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 층간절연막(250)이 실리콘 산화막으로 형성되는 경우에, 상기 제2 보호막은 실리콘 질화막으로 형성될 수 있다.
상기 제2 보호막을 평탄화시키어 상기 층간절연막(250)의 상면을 노출시킬 수 있다. 그 결과, 상기 상부 배선들(335) 상의 상기 그루브들(103) 내에 상부 보호막 패턴들(353)이 형성될 수 있다. 상기 상부 배선들(35)중 어느 하나의 측벽 및 상면을 덮는 상기 측벽 보호막 패턴(353) 및 상기 상부 보호막 패턴(353)은 보호막 패턴(350)을 구성한다. 결과적으로, 상기 보호막 패턴(350)은 상기 상부배선(335)보다 넓은 폭을 갖도록 형성되고, 상기 상부 배선(335)에 자기정렬될 수 있다.
도 2, 도 19a, 도 19b, 도 19c 및 도 19d를 참조하면, 상기 보호막 패턴(350)을 포함하는 반도체 기판(100) 상에 도 13a 내지 도 13d를 참조하여 설명된 것과 동일한 방법을 사용하여 제3 포토 마스크(370)를 형성할 수 있다.
상기 제3 포토 마스크(370)를 식각 마스크로 사용하여 상기 층간절연막(250)을 식각하여 상기 활성영역들(110)의 상면들을 노출시키는 매립 콘택 홀들(390)을 형성할 수 있다. 상기 매립 콘택홀들(390)을 형성하는 동안, 상기 보호막 패턴들(350)은 식각 저지막 역할을 할 수 있다. 이는, 상기한 바와 같이 상기 보호막 패턴들(350)이 상기 층간절연막(250)에 대하여 식각 선택비를 갖는 물질막으로 형성되기 때문이다. 그 결과, 상기 매립 콘택홀들(390)은 상기 보호막 패턴들(350)에 의해 자기정렬되도록 형성될 수 있다. 상기 매립 콘택홀들(390)은 상기 제1 상부 불순물 영역(115a) 및 상기 제2 상부 불순물 영역(115b)을 각각 노출시키는 제1 및 제2 매립 콘택홀들(390a, 390b)을 포함할 수 있다.
도 2, 도 20a, 도 20b, 도 20c 및 도 20d 참조하면, 상기 제3 포토 마스크(370)를 제거한 후에, 상기 매립 콘택홀들(390)을 채우는 도전막을 형성한다. 상기 보호막 패턴들(350)의 상면들이 노출될 때까지 상기 도전막을 평탄화시키어 상기 매립 콘택홀들(390) 내에 매립 콘택 전극들(410)을 형성한다. 상기 매립 콘택 전극들(410)은 상기 제1 및 제2 매립 콘택홀들(390a, 390b)을 각각 채우는 제1 및 제2 매립 콘택 전극들(410a, 410b)을 포함할 수 있다. 결과적으로, 상기 매립 콘택 전극들(410) 및 상기 활성영역들(110) 사이의 오정렬은 상기 보호막 패턴들(350)에 의해 최소화시킬 수 있다. 예를 들면, 상기 제1 매립 콘택 전극(410a) 및 상기 제1 상부 불순물 영역(115a) 사이의 오정렬은 상기 보호막 패턴들(350)에 의해 최소화시킬 수 있다. 이와 마찬가지로, 상기 제2 매립 콘택 전극(410b) 및 상기 제2 상부 불순물 영역(115b) 사이의 오정렬은 상기 보호막 패턴들(350)에 의해 최소화시킬 수 있다.
도 20a, 도 20b, 도 20c 및 도 20d에 도시하지는 않았지만, 상기 매립 콘택 전극들(410)을 갖는 기판 상에 복수의 메모리 저장부들 및 플레이트 전극을 형성할 수 있다. 상기 메모리 저장부들 및 상기 플레이트 전극은 도 14a, 도 14b, 도 14c 및 도 14d를 참조하여 설명된 것과 동일한 방법을 사용하여 형성할 수 있다.
이상 본 발명이 상술한 실시예들을 예로 하여 설명되었으나, 본 발명은 상기 실시예들에 한정되지 않으며 본 발명의 기술적 사상 내에서 여러가지의 변형이 가능함은 명백하다.
100: 반도체 기판
102: 트렌치
103: 그루브
104: 확장된 그루브
110: 활성영역
110a:제1 활성영역
110b:제2 활성영역
113: 하부 불순물 영역
113a: 제1 하부 불순물 영역
113b: 제2 하부 불순물 영역
115: 상부 불순물 영역
115a: 제1 상부 불순물 영역
115b: 제2 상부 불순물영역
117: 채널 바디
117a: 제1 채널 바디
117b: 제2 채널 바디
130: 하부 절연막
190: 하부 배선
190a: 제1 하부 배선
190b: 제2 하부 배선
230: 매립 절연막
250: 층간 절연막
251: 절연막 스페이서
270: 제1 포토마스크
290: 제2 포토마스크
310: 게이트 절연막
335: 상부 배선
331: 게이트 전극
333: 게이트 도전막
350: 보호막 패턴
351: 측벽 보호막 패턴
353: 상부 보호막 패턴
370: 제 3 포토마스크
390: 매립 콘택 홀
390a: 제1 매립 콘택 홀
390b: 제2 매립 콘택 홀
410: 매립 콘택 전극
410a: 제1 매립 콘택 전극
410b: 제2 매립 콘택 전극
430: 메모리 저장부
430a: 제1 메모리 저장부
430b: 제2 메모리 저장부
450: 외부 전압 인가 배선
GH: 게이트 전극 홀

Claims (10)

  1. 반도체 기판 상에 적층된 매립 절연막 및 상기 매립 절연막을 수직하게 관통하는 제1 및 제2 활성영역들을 형성하고,
    상기 제1 및 제2 활성영역들 및 상기 매립 절연막을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내의 상부 배선, 상기 상부 배선으로부터 상기 제1 및 제2 활성영역들 사이의 영역 내로 연장하는 게이트 전극, 및 상기 상부 배선의 적어도 상면을 덮는 보호막 패턴을 형성하되, 상기 보호막 패턴은 상기 상부 배선에 자기정렬되고 상기 상부 배선의 폭보다 큰 폭을 갖도록 형성되고,
    상기 보호막 패턴을 식각 저지막으로 사용하여 상기 층간 절연막을 이방성 식각하여 상기 제1 및 제2 활성영역들의 상면들을 각각 노출시키는 제1 및 제2 매립 콘택 홀들을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 상부 배선, 상기 게이트 전극 및 상기 보호막 패턴을 형성하는 것은
    상기 층간 절연막 및 상기 매립 절연막을 식각하여, 상기 층간 절연막 내의 라인 형태의 그루브와 아울러서 상기 그루브로부터 상기 제1 및 제2 활성영역들 사이의 상기 매립 절연막 내로 연장하는 게이트 전극 홀을 형성하고,
    상기 게이트 전극 홀을 채우는 게이트 전극 및 상기 그루브의 하부 영역을 채우는 상부 배선을 형성하고,
    상기 층간 절연막을 등방성 식각하여 상기 상부 배선 상의 상기 그루브의 폭을 확장시키고,
    상기 확장된 그루브를 채우는 보호막 패턴을 형성하는 것을 포함하되, 상기 보호막 패턴은 상기 층간 절연막에 대하여 식각 선택비를 갖는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 매립 콘택 홀들을 형성 후에,
    상기 보호막 패턴들의 가장자리들 하부에 위치하고 상기 상부 배선들의 측벽들을 덮도록 절연막 스페이서가 형성되되, 상기 절연막 스페이서는 상기 층간 절연막의 일부로부터 형성되는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 상부 배선, 상기 게이트 전극 및 상기 보호막 패턴을 형성하는 것은
    상기 층간 절연막 및 상기 매립 절연막을 식각하여, 상기 층간 절연막 내의 라인 형태의 그루브와 아울러서 상기 그루브로부터 상기 제1 및 제2 활성영역들 사이의 상기 매립 절연막 내로 연장하는 게이트 전극 홀을 형성하고,
    상기 게이트 전극 홀 내에 게이트 전극을 형성하되, 상기 게이트 전극은 상기 활성영역들의 상면들보다 낮도록 리세스되고,
    상기 그루브의 측벽 상에 측벽 보호막 패턴을 형성하되, 상기 측벽 보호막 패턴은 연장하여 상기 제1 및 제2 활성영역들의 상부 측벽들을 덮고,
    상기 측벽 보호막 패턴에 의해 둘러싸여진 상기 그루브 내에 상부 배선 및 상부 보호막 패턴을 순차적으로 형성하는 것을 포함하되, 상기 상부 보호막 패턴 및 상기 측벽 보호막 패턴은 상기 층간 절연막에 대하여 식각 선택비를 갖는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 매립 콘택 홀들을 형성하는 것은
    상기 보호막 패턴을 갖는 기판 상에 상기 상부 배선의 상부를 가로지르고 상기 제1 및 제2 활성영역들과 중첩하는 라인 형태의 개구부를 갖는 식각 마스크를 형성하고,
    상기 식각 마스크의 상기 개구부에 의해 노출된 상기 층간 절연막을 선택적으로 식각하여, 상기 제1 및 제2 활성영역들의 상면들을 노출시키는 것을 포함하는 반도체 장치의 제조방법.
  6. 반도체 기판 상에 적층된 매립 절연막 및 상기 매립 절연막을 수직하게 관통하는 제1 및 제2 활성영역들;
    상기 활성영역들 및 상기 매립 절연막을 덮는 층간 절연막;
    상기 층간 절연막 내에 배치되고 상기 반도체 기판의 상면에 평행한 상부 배선;
    상기 상부 배선의 일 부분으로부터 상기 제1 및 제2 활성영역들 사이의 상기 매립 절연막 내로 연장하는 게이트 전극;
    상기 상부 배선의 적어도 상면을 덮고 상기 상부 배선의 폭보다 큰 폭을 갖는 보호막 패턴;
    상기 층간 절연막을 관통하여 상기 제1 및 제2 활성영역들의 상면들과 각각 접촉하는 제1 및 제2 매립 콘택 전극들을 포함하되,
    상기 제1 및 제2 매립 콘택 전극들은 상기 보호막 패턴에 의해 자기정렬되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 층간 절연막의 일부가 상기 상부 배선과 상기 제1 및 제2 매립 콘택 전극들 사이에 위치하여, 상기 상부 배선의 측벽을 둘러싸는 반도체 장치
  8. 제 6 항에 있어서,
    상기 보호막 패턴은 상기 상부 배선의 측벽을 덮는 측벽 보호막 패턴 및 상기 상부 배선의 상면을 덮는 상부 보호막 패턴을 구비하고,
    상기 측벽 보호막 패턴은 상기 상부 배선 및 상기 제1 및 제2 매립 콘택 전극들 사이에 배치되고,
    상기 상부 보호막 패턴은 상기 상부 배선의 상면 상에 배치되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 활성영역은 차례로 적층된 제1 하부 불순물 영역, 제1 채널 바디 및 제1 상부 불순물 영역을 포함하고,
    상기 제2 활성영역은 차례로 적층된 제2 하부 불순물 영역, 제2 채널 바디 및 제2 상부 불순물 영역을 포함하고,
    상기 측벽 보호막 패턴은 상기 상부 보호막 패턴 및 상기 매립 콘택 전극들 사이의 계면 내로 그리고 상기 상부 배선 및 상기 제1 및 제2 상부 불순물 영역 사이의 계면 내로 연장되되, 상기 제1 및 제2 상부 불순물 영역에 인접한 상기 제1 및 제2 채널 바디들의 상부 영역들과 중첩하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 보호막 패턴은 상기 층간 절연막에 대해서 식각 선택비를 갖는 반도체 장치.
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