KR101959388B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판의 상면으로부터 수직 방향으로 돌출되는 가장자리 활성 기둥들과 상기 가장자리 활성 기둥들 사이의 중앙 활성 기둥, 상기 중앙 활성 기둥과 상기 가장자리 활성 기둥들 사이에 배치되는 매립 워드 라인들, 및 상기 중앙 활성 기둥 내에 배치되며 상기 매립 워드 라인들에 대해 사선 방향으로 배치되는 매립 비트 라인을 포함하되, 상기 매립 비트 라인의 상면은 상기 중앙 활성 기둥의 상면보다 아래에 배치되며, 상기 매립 비트 라인의 하면은 상기 매립 워드 라인들의 상면보다 위에 배치된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로 더욱 상세하게는 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 산업에서 트랜지스터, 비트라인 등은 다양한 제조기술에 의해 형성되고 있다. 이러한 제조기술의 하나는 수평 채널을 갖는 모스 전계효과 트랜지스터를 형성하는 것이다. 반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 종래 수평 채널을 갖는 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위하여 수직 채널을 갖는 트랜지스터가 제안되었다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명백하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판의 상면으로부터 수직 방향으로 돌출되는 가장자리 활성 기둥들과 상기 가장자리 활성 기둥들 사이의 중앙 활성 기둥, 상기 중앙 활성 기둥과 상기 가장자리 활성 기둥들 사이에 배치되는 매립 워드 라인들, 및 상기 중앙 활성 기둥 내에 배치되며 상기 매립 워드 라인들에 대해 사선 방향으로 배치되는 매립 비트 라인을 포함하되, 상기 매립 비트 라인의 상면은 상기 중앙 활성 기둥의 상면보다 아래에 배치되며, 상기 매립 비트 라인의 하면은 상기 매립 워드 라인들의 상면보다 위에 배치된다.
상기 매립 워드 라인들 상의 상기 가장자리 활성 기둥들 내에 배치되는 제 1 불순물 영역들, 및 상기 매립 비트 라인의 하면과 상기 매립 워드 라인들의 상면 사이의 상기 중앙 활성 기둥 내에 배치되는 제 2 불순물 영역을 포함할 수 있다.
상기 매립 비트 라인의 측벽들을 덮는 스페이서들, 및 상기 중앙 활성 기둥 내에 상기 매립 비트 라인 상에 배치되는 절연 패턴을 더 포함할 수 있다.
상기 중앙 활성 기둥 및 상기 가장자리 활성 기둥들을 덮는 게이트 절연막, 및 상기 게이트 절연막을 덮으며 상기 매립 워드 라인들의 상면에 배치되는 버퍼 절연 패턴을 더 포함할 수 있다. 상기 가장자리 활성 기둥들 상에 배치되는 캐패시터들, 및 상기 가장자리 활성 기둥들과 상기 캐패시터들 사이에 배치되는 콘택 플러그들을 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 활성부들을 정의하는 소자 분리막들을 형성하는 것, 상기 활성부들을 가로지르는 워드라인 트렌치들을 형성하여 상기 반도체 기판으로부터 돌출된 활성 기둥들을 형성하는 것, 상기 워드라인 트렌치들의 내벽에 게이트 절연막을 게재하여 상기 워드라인 트렌치들의 하부 일부분을 채우는 매립 워드 라인들을 형성하는 것, 상기 매립 워드 라인들 사이의 상기 활성 기둥에 상기 매립 워드 라인들에 대해 사선방향으로 연장하는 비트라인 트렌치를 형성하는 것, 상기 비트라인 트렌치의 하부 일부분을 채우는 매립 비트 라인을 형성하는 것을 포함하되, 상기 비트라인 트렌치들의 바닥면이 상기 워드라인 트렌치들의 바닥면보다 위에 배치되도록 형성된다.
상기 워드라인 트렌치들을 형성한 후에, 상기 활성 기둥들내에 불순물 영역들을 형성하는 것을 더 포함할 수 있다.
상기 비트라인 트렌치를 형성한 후에, 상기 가장자리 활성 기둥들 상에 컨택 플러그들을 형성하는 것, 및 상기 컨택 플러그들 상에 캐패시터들을 형성하는 것을 더 포함할 수 있다.
상기 비트라인 트렌치들을 형성하기 전에, 상기 비트라인 트렌치의 측벽들을 덮는 스페이서들을 형성하는 것을 더 포함할 수 있다.
상기 매립 워드 라인들을 형성한 후에, 상기 활성 기둥들의 사이를 채우는 매립 절연 패턴들을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 매립 워드 라인과 매립 비트 라인이 활성 기둥에 매립되어 있는 반도체 소자에서 상기 매립 워드 라인은 상기 매립 비트 라인보다 아래에 배치되도록 형성할 수 있다. 이에 따라 수직 채널 트랜지스터의 채널 영역이 전기적으로 플로팅 되는 것을 방지할 수 있다. 따라서, 전기적인 특성이 향상된 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 사시도이다.
도 2a 내지 도 8a는 본 발명의 실시예에 따른 반소체 소자의 제조 방법을 도시한 평면도들이다.
도 2b 내지 도 8b 및 6c는 도 2a 내지 도 8a의 A-A' 방향으로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 사시도이다.
도 1을 참조하면, 반도체 소자(10)는 수직 채널 트랜지스터(Verticle Channel Transistor)를 포함한다. 반도체 기판(100)은 Z축 방향으로 돌출된 중앙 활성 기둥(120a)과 상기 중앙 활성 기둥(120a)의 양 옆에 이격되어 배치되는 가장자리 활성 기둥들(120b)을 포함할 수 있다. 상기 중앙 활성 기둥(120a) 및 상기 가장자리 활성 기둥들(120b)은 x방향으로 이웃할 수 있다.
하나의 가장자리 활성 기둥(120b)과 상기 중앙 활성 기둥(120a) 사이 및 상기 중앙 활성 기둥(120a)과 다른 하나의 가장자리 활성 기둥(120b) 사이에 워드라인 트렌치들(113)이 형성될 수 있다. 상기 워드라인 트렌치들(113) 내에 Y방향으로 연장된 매립 워드 라인들(131)이 배치될 수 있다. 상기 워드라인 트렌치들(113) 내의 상기 매립 워드 라인들(131)은 서로 평행하게 배치될 수 있다.
상기 중앙 활성 기둥(120a)은 비트라인 트렌치(143)를 포함할 수 있다. 상기 비트라인 트렌치(143)에 C방향으로 연장된 매립 비트 라인(151)이 배치될 수 있다. 상기 매립 비트 라인(151)은 상기 매립 워드 라인들(131)과 90-a 각도로 배치되어, 상기 매립 워드 라인들(131)을 사선방향으로 가로지를 수 있다.
상기 워드라인 트렌치들(113)은 상기 비트라인 트렌치(143)보다 깊게 형성될 수 있다. 이에 따라, 상기 워드라인 트렌치들(113) 내에 배치되는 매립 워드 라인들(131)은 상기 비트라인 트렌치(143) 내에 배치되는 매립 비트라인(151)과 이격될 수 있다. 상기 매립 비트 라인(151)의 상면은 상기 중앙 활성 기둥(120a)의 상면보다 아래에 배치된다. 따라서, 상기 매립 비트 라인(151)은 상기 비트라인 트렌치(143)에 매립될 수 있다.
상기 매립 비트 라인(151)의 아래에 인접한 상기 중앙 활성 기둥(120a) 내에 제 2 불순물 영역(147)이 배치되며, 상기 매립 워드 라인들(131)의 위에 인접한 상기 가장자리 활성 기둥들(120b) 내에 제 1 불순물 영역(115)들이 배치될 수 있다.
본 발명의 실시예에서 상기 매립 비트 라인(151)을 상기 매립 워드 라인들(131)보다 위에 형성하여 상기 제 1 불순물 영역들(115)은 각각의 상기 가장자리 활성 기둥들(120b)에 형성될 수 있고, 상기 제 2 불순물 영역(147)은 상기 중앙 활성 기둥(120a)에 형성될 수 있다. 따라서, 게이트 전극에 전압이 인가되면 채널 영역의 일부는 상기 매립 워드 라인들(131)의 하면 아래의 반도체 기판(100)에 수평으로 형성될 수 있다. 따라서, 상기 게이트 전극에 전압이 인가되지 않더라도 상기 제 1 불순물 영역들(115) 및 상기 제 2 불순물 영역(147) 사이의 상기 채널영역이 플로팅되는 것을 방지할 수 있다.
도 2a 내지 도 9a는 본 발명의 실시예에 따른 반소체 소자의 제조 방법을 도시한 평면도들이다. 도 2b 내지 도 9b는 도 2a 내지 도 9b의 A-A' 방향으로 자른 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100) 상에 소자 분리막들(103)을 형성하여 복수개의 활성부들(120)을 정의할 수 있다. 상기 활성부들(120)은 상기 반도체 기판(100)으로 수직 방향으로 돌출된 부분일 수 있다. 상기 활성부들(120)은 X축 방향으로 연장되는 직사각형 모양을 가질 수 있다.
상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 반도체 기판(100) 상에 형성된 하드 마스크 패턴들(104)을 이용하여 상기 반도체 기판(100)을 소정의 깊이로 이방성 식각하여 트렌치들(107)을 형성한다. 상기 트렌치들(107) 내에 절연물질(예를 들어, 산화물 또는 질화물)을 채운 후 상기 하드 마스크 패턴들(104) 상에 형성된 상기 절연물질에 평탄화 공정(예를 들어, 화학적 기계적 연마 공정)을 수행하여 상기 소자 분리막들(103)을 형성할 수 있다. 상기 소자 분리막들(103)에 의해 상기 활성부들(120)은 평면적 관점에서 지그재그 형태로 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 활성부들(120)과 상기 소자 분리막들(103)이 형성된 상기 반도체 기판(100)에 워드라인 트렌치들(113)을 형성할 수 있다.
상세하게, 상기 워드라인 트렌치들(113)은 상기 반도체 기판(100) 상에 제 1 포토레지스트 패턴들(111)을 형성하고, 상기 제 1 포토레지스트 패턴들(111)에 노출된 상기 반도체 기판(100)을 소정의 깊이로 이방성 식각하여 형성할 수 있다. 상기 제 1 포토레지스트 패턴들(111)은 하나의 활성부(120)에 두 개의 워드라인 트렌치들(113)이 배치되도록 형성될 수 있다. 상기 워드라인 트렌치들(113)은 Y축 방향으로 연장되게 형성될 수 있다. 상기 워드라인 트렌치들(113)에 의해서 하나의 활성부(120)는 중앙 활성 기둥(120a)과 상기 중앙 활성 기둥(120a) 양 옆에 형성되는 가장자리 활성 기둥들(120b)로 나누어질 수 있다. 상기 워드라인 트렌치들(113)은 상기 활성부들(120)에 가로질러 형성될 수 있다. 상기 워드라인 트렌치들(113)이 형성된 후, 상기 제 1 포토레지스트 패턴들(111)은 에싱 공정(ashing) 공정에 의해 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 워드라인 트렌치들(113)의 내측벽에 게이트 절연막들(122)을 형성할 수 있다.
상기 게이트 절연막들(122)은 상기 워드라인 트렌치들(113)의 내벽을 따라 컨포말하게 형성될 수 있다. 상기 게이트 절연막들(122)은 열산화 공정에 의해 형성된 열산화막일 수 있다. 이와 달리, 상기 게이트 절연막들(122)은 산화물, 질화물, 산화 질화물 또는 고유전 물질(예를 들어, 산화 하프늄, 산화 알류미늄)을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 게이트 절연막들(112)이 형성된 상기 워드라인 트렌치들(113) 내에 매립 워드 라인들(131)을 형성할 수 있다.
상세하게, 상기 매립 워드 라인들(131)은 상기 게이트 절연막들(122)이 형성된 상기 워드라인 트렌치들(113)에 매립 도전막(미도시)을 형성하고, 상기 매립 도전막의 상부 일부분을 에치백 공정에 의하여 식각하여 형성할 수 있다. 이에 따라, 상기 매립 워드 라인들(131)은 상기 워드라인 트렌치들(113)의 하부 일부분을 채우도록 형성될 수 있다. 상기 매립 워드 라인들(131)이 채워지지 않은 상기 워드라인 트렌치들(113)의 내벽에 게이트 절연막들(122)이 노출될 수 있다. 상기 매립 워드 라인들(131)은 예를 들어, 폴리 실리콘, 금속 물질들, 또는 금속 실리사이드 물질로 형성될 수 있다.
상기 매립 워드 라인들(131) 상에 상기 워드라인 트렌치들(113)을 채우도록 버퍼 절연 패턴들(133)을 형성할 수 있다. 상기 버퍼 절연 패턴들(133)은 상기 워드라인 트렌치들(113)을 채우도록 버퍼 절연막(미도시)을 형성한 후, 상기 반도체 기판(100)의 상면이 노출되도록 상기 버퍼 절연막 및 상기 하드 마스크 패턴들(104)에 대해 평탄화 공정을 수행하여 형성할 수 있다. 상기 버퍼 절연 패턴들(133)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 하드 마스크 패턴들(104)이 제거된 후, 이온 주입 공정을 수행하여 상기 활성부들(120) 내에 제 1 불순물 영역들(115) 및 제 2 불순물 영역(147)을 형성할 수 있다. 바람직하게, 상기 제 1 불순물 영역들(115)은 상기 가장자리 활성 기둥들(120b) 내에 형성될 수 있고, 상기 제 2 불순물 영역(147)은 상기 중앙 활성 기둥(120a) 내에 형성될 수 있다. 상기 제 1 불순물 영역들(115) 및 상기 제 2 불순물 영역(147)은 상기 워드라인 트렌치들(113)보다 얕은 깊이를 갖도록 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 중앙 활성 기둥(120a)의 일부분을 식각하여 비트라인 트렌치(143)를 형성할 수 있다.
상세하게, 상기 중앙 활성 기둥(120a)의 일부분이 식각될 수 있도록 상기 반도체 기판(100) 상에 제 2 포토레지스트 패턴들(141)을 형성할 수 있다. 그리고 나서, 상기 제 2 포토레지스트 패턴들(141)에 노출된 상기 상기 중앙 활성 기둥(120a)을 이방성 식각하여 C방향으로 연장되는 비트라인 트렌치(143)를 형성할 수 있다. 즉, C방향으로 연장되어 형성된 하나의 비트라인 트렌치(143)는 복수의 상기 중앙 활성 기둥들(120a)의 일부분이 식각되어 형성될 수 있다. 상기 비트라인 트렌치(143)는 상기 워드라인 트렌치들(113)보다 얕은 깊이를 갖도록 형성될 수 있다. 바람직하게, 상기 비트라인 트렌치(143)의 바닥면은 상기 매립 워드 라인들(131)의 상면 위에 배치될 수 있다. 이에 따라, 상기 제 2 불순물 영역(147)은 상기 비트라인 트렌치(143)의 하부에 남을 수 있다.
상기 비트라인 트렌치(143)의 측벽에 스페이서들(149)을 형성할 수 있다. 상기 스페이서들(149)은 상기 비트라인 트렌치(143)의 바닥면이 노출되도록 형성될 수 있다. 상기 스페이서들(149)은 상기 비트라인 트렌치(143) 내벽에 절연막(미도시)을 균일하게 증착한 후 상기 절연막에 대해 에치백 공정을 수행하여 형성될 수 있다. 상기 스페이서들(149)는 절연 물질(예를 들어, 실리콘 산화물, 또는 실리콘 질화물)로 이루어질 수 있다. 상기 스페이서들(149)은 다음 단계에서 형성되는 매립 비트라인(151)이 상기 가장자리 활성 기둥(120b)과의 접촉을 방지하지 위해 형성될 수 있다.
도 6c를 참조하면, 상기 활성기둥들(120)과 상기 비트라인 트렌치들(143) 사이의 각도가 커질수록 상기 스페이서들(149)이 형성되지 않을 수 있다. 왜냐하면, 상기 비트라인 트렌치들(143)이 상기 가장자리 활성 기둥(120b)과 충분히 이격되게 형성되기 때문이다.
도 7a 및 도 7b를 참조하면, 상기 스페이서들(149)이 형성된 상기 비트라인 트렌치(143)의 하부 일부분을 채우도록 매립 비트 라인(151)을 형성할 수 있다.
상세하게, 상기 매립 비트 라인(151)은 상기 비트라인 트렌치(143)에 도전막을 충분히 채우도록 증착한 후 에치백 공정을 수행하여 형성될 수 있다. 상기 매립 비트 라인들(151)은 상기 중심 활성 기둥(120a) 내에 매립된 형태로 C 방향으로 연장되게 형성될 수 있다. 상기 매립 비트 라인(151)은 예를 들어 폴리 실리콘, 금속 물질들, 또는 금속 실리사이드 물질로 형성될 수 있다.
상기 매립 비트 라인(151) 상에 상기 비트라인 트렌치(143)을 완전히 채우도록 절연 패턴(153)을 형성할 수 있다. 상기 절연 패턴(153)은 상기 비트라인 트렌치(143)을 채우도록 절연막(미도시)를 형성한 후, 상기 반도체 기판(100)의 상면이 노출되도록 상기 절연막 및 상기 제 2 포토레지스트 패턴들(141)에 대해 평탄화 공정을 수행하여 형성할 수 있다. 이에 따라, 상기 활성부들(120)의 상면이 노출될 수 있다. 상기 절연 패턴(153)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 가장자리 활성 기둥들(120b) 상에 캐패시터들(170)이 형성될 수 있고, 상기 캐패시터들(170)과 상기 가장자리 활성 기둥들(120b) 사이에 콘택 플러그들(155)이 배치될 수 있다. 따라서, 상기 캐패시터들(170)은 상기 가장자리 활성 기둥들(120b)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 소자
100: 반도체 기판
113: 워드라인 트렌치들
115: 제 1 불순물 영역
120a: 중앙 활성 기둥
120b: 가장자리 활성 기둥
131: 매립 워드 라인들
143: 비트라인 트렌치
147: 제 2 불순물 영역
151: 매립 비트 라인

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 상면으로부터 수직 방향으로 돌출되는 가장자리 활성 기둥들과 상기 가장자리 활성 기둥들 사이의 중앙 활성 기둥;
    상기 중앙 활성 기둥과 상기 가장자리 활성 기둥들 사이에 배치되는 매립 워드 라인들;
    상기 중앙 활성 기둥 내에 배치되며 상기 매립 워드 라인들에 대해 사선 방향으로 배치되는 매립 비트 라인; 및
    상기 매립 비트 라인의 측벽들 상에 배치되는 스페이서들, 상기 스페이서들은 상기 매립 비트라인의 상기 측벽들과 상기 중앙 활성 기둥 사이에서 상기 매립 비트 라인의 상기 측벽들과 상기 가장자리 활성 기둥들 사이로 연장하는 것을 포함하고,
    상기 매립 비트 라인의 상면은 상기 중앙 활성 기둥의 상면보다 아래에 배치되며, 상기 매립 비트 라인의 하면은 상기 매립 워드 라인들의 상면보다 위에 배치되고,
    평면적 관점에서, 상기 매립 비트 라인은 상기 가장자리 활성 기둥들과 수직으로 중첩하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 매립 워드 라인들 상의 상기 가장자리 활성 기둥들 내에 배치되는 제 1 불순물 영역들; 및
    상기 중앙 활성 기둥 내에 배치되는 제 2 불순물 영역을 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 중앙 활성 기둥 내에 상기 매립 비트 라인 상에 배치되는 절연 패턴을 더 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 중앙 활성 기둥 및 상기 가장자리 활성 기둥들을 덮는 게이트 절연막; 및
    상기 게이트 절연막을 덮으며 상기 매립 워드 라인들의 상면에 배치되는 버퍼 절연 패턴을 더 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 가장자리 활성 기둥들 상에 배치되는 캐패시터들; 및
    상기 가장자리 활성 기둥들과 상기 캐패시터들 사이에 배치되는 콘택 플러그들을 더 포함하는 반도체 소자.
  6. 반도체 기판에 활성부들을 정의하는 소자 분리막들을 형성하는 것;
    상기 활성부들을 가로지르는 워드라인 트렌치들을 형성하여 상기 반도체 기판으로부터 돌출된 활성 기둥들을 형성하는 것, 상기 활성 기둥들은 상기 워드라인 트렌치들 사이의 중앙 활성 기둥, 상기 중앙 활성 기둥의 양 측에 배치된 가장자리 활성 기둥들을 포함하고;
    상기 워드라인 트렌치들의 내벽에 게이트 절연막을 개재하여 상기 워드라인 트렌치들의 하부 일부분을 채우는 매립 워드 라인들을 형성하는 것;
    상기 중앙 활성 기둥 내에서 상기 매립 워드 라인들에 대해 사선방향으로 연장하는 비트라인 트렌치를 형성하는 것;
    상기 비트라인 트렌치의 측벽들을 덮는 스페이서들을 형성하는 것; 및
    상기 비트라인 트렌치의 하부 일부분을 채우는 매립 비트 라인을 형성하는 것을 포함하되,
    상기 비트라인 트렌치들의 바닥면이 상기 워드라인 트렌치들의 바닥면보다 위에 배치되고,
    평면적 관점에서, 상기 매립 비트 라인은 상기 가장자리 활성 기둥들과 수직으로 중첩하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 워드라인 트렌치들을 형성한 후에, 상기 활성 기둥들내에 불순물 영역들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 비트라인 트렌치를 형성한 후에,
    상기 가장자리 활성 기둥들 상에 컨택 플러그들을 형성하는 것; 및
    상기 컨택 플러그들 상에 캐패시터들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제 6 항에 있어서,
    상기 매립 워드 라인들을 형성한 후에, 상기 활성 기둥들의 사이를 채우는 매립 절연 패턴들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190181222A1 (en) * 2017-12-08 2019-06-13 Nanya Technology Corporation Semiconductor memory structure and method for preparing the same
EP3958299B1 (en) 2020-05-12 2023-06-14 Changxin Memory Technologies, Inc. Manufacturing method for buried word line structure, and semiconductor memory comprising buried word line structure
CN113658917B (zh) * 2020-05-12 2023-10-13 长鑫存储技术有限公司 埋入式字线结构的制作方法及其半导体存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018206A1 (en) * 2005-07-06 2007-01-25 Leonard Forbes Surround gate access transistors with grown ultra-thin bodies

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019712B1 (ko) * 2009-06-24 2011-03-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101094374B1 (ko) * 2009-10-30 2011-12-15 주식회사 하이닉스반도체 매립게이트 및 매립비트라인 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018206A1 (en) * 2005-07-06 2007-01-25 Leonard Forbes Surround gate access transistors with grown ultra-thin bodies

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11121134B2 (en) 2019-09-27 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11594538B2 (en) 2019-09-27 2023-02-28 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

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