KR20120057794A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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nonvolatile memory
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Abstract

비휘발성 메모리 소자 및 그 제조 방법에서, 비휘발성 메모리 소자는 각각 제1 방향으로 연장되어 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 형성된 액티브 영역 및 필드 영역으로 구분되는 기판 상에 각각 제2 방향으로 연장되어 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들과, 게이트 구조물들 사이에 형성되어 내부에 제2 에어 갭을 갖는 절연막 패턴과, 각각 필드 영역 상에 제1 방향으로 연장되어 게이트 구조물들 및 제2 절연막 패턴과의 사이에 제1 에어 갭을 갖는 소자 분리 구조물을 구비한다. 액티브 영역들 사이에 형성된 제1 에어 갭 및 게이트 구조물들 사이에 형성된 제2 에어 갭에 의해 기생 커패시턴스 및 채널 커플링이 감소될 수 있어, 비휘발성 메모리 소자의 신뢰성이 향상될 수 있다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non volatile memory devices and methods of manufacturing the same}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 에어 갭을 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 비휘발성 메모리 소자의 고집적화 경향에 따라, 워드 라인들 사이에 기생 커패시턴스가 증가되고 액티브 영역들 사이에 채널 커플링이 발생하는 문제가 발생한다. 이를 해결하는 하나의 방안으로서, 워드 라인들 사이에 에어 갭을 형성하는 방법이 개발되고 있지만, 액티브 영역들 사이에 에어 갭을 효과적으로 형성하는 방법은 개발되어 있지 있다.
이에 따라, 본 발명의 일 목적은 기생 커패시턴스 및 채널 커플링을 효과적으로 감소시킬 수 있는 에어 갭을 갖는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 비휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상기 비휘발성 메모리 소자는 각각 제1 방향으로 연장되어 상기 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 형성된 액티브 영역 및 필드 영역으로 구분되는 기판 상에 각각 상기 제2 방향으로 연장되어 상기 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들을 포함한다. 상기 게이트 구조물들 사이에 형성되어 내부에 제2 에어 갭을 갖는 절연막 패턴을 포함한다. 각각 상기 필드 영역 상에 상기 제1 방향으로 연장되어 상기 게이트 구조물들 및 상기 제2 절연막 패턴과의 사이에 제1 에어 갭을 갖는 소자 분리 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 액티브 영역은 상기 필드 영역에 비해 돌출될 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리 구조물은 상기 필드 영역 상에 순차적으로 형성된 라이너 및 매립막을 포함할 수 있으며, 상기 라이너는 상기 돌출된 액티브 영역 측벽을 둘러싸며 가운데가 빈 컵 형상을 가지고, 상기 매립막은 상기 라이너의 가운데 일부를 채울 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에어 갭은 상기 매립막의 상면, 상기 라이너의 측벽, 상기 게이트 구조물들의 저면 및 상기 제2 절연막 패턴의 저면에 의해 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 적층된 터널 절연막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 컨트롤 게이트 전극을 포함할 수 있다.
이때, 상기 터널 절연막 패턴 및 상기 플로팅 게이트 전극은 상기 액티브 영역 상에만 형성되고, 상기 유전막 패턴 및 상기 컨트롤 게이트 전극은 상기 제2 방향을 따라 상기 액티브 영역 및 상기 필드 영역 상에 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에어 갭은 상기 소자 분리 구조물, 상기 유전막 패턴의 저면 및 상기 제2 절연막 패턴의 저면에 의해 정의될 수 있다. 또한, 상기 제1 에어 갭은 상기 터널 절연막 패턴의 저면보다 낮은 저면 및 상기 플로팅 게이트 전극의 저면보다 높은 상면을 갖을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 에어 갭들은 서로 연통할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴이 상기 소자 분리 구조물 상면 및 상기 게이트 구조물들의 저면 상에도 형성되어, 상기 제1 에어 갭은 상기 절연막 패턴 내부에 형성될 수 있다. 이 경우에, 상기 제1 및 제2 에어 갭들은 서로 연통할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물들 측벽 상에 형성된 스페이서들을 더 포함하며, 상기 절연막 패턴은 상기 스페이서들 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에어 갭은 상기 제1 방향으로 연장되고, 상기 제2 에어 갭은 상기 제2 방향으로 연장될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 상기 비휘발성 메모리 소자 제조 방법은 각각 제1 방향으로 연장되어 상기 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 형성된 액티브 영역 및 필드 영역으로 구분되는 기판 상에 각각 상기 제2 방향으로 연장되어 상기 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들을 형성한다. 상기 게이트 구조물들 사이에 형성되어 내부에 제2 에어 갭을 갖는 절연막 패턴을 형성한 후, 각각 상기 필드 영역 상에 상기 제1 방향으로 연장되어 상기 게이트 구조물들 및 상기 제2 절연막 패턴과의 사이에 제1 에어 갭을 갖는 소자 분리 구조물을 형성한다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자 제조 방법은 기판 상에 터널 절연막 및 플로팅 게이트 전극막을 순차적으로 형성한다. 상기 터널 절연막, 상기 플로팅 게이트 전극막 및 상기 기판 상부를 식각하여 각각 예비 터널 절연막 패턴, 예비 플로팅 게이트 전극 및 트렌치를 형성한다. 상기 트렌치 일부를 채우는 제1 절연막 구조물 패턴을 형성한다. 상기 예비 플로팅 게이트 전극 및 상기 제1 절연막 구조물 패턴 상에 유전막 및 컨트롤 게이트 전극막을 형성한다. 상기 컨트롤 게이트 전극막, 상기 유전막, 상기 예비 플로팅 게이트 전극 및 상기 예비 터널 절연막 패턴을 패터닝하여 각각 컨트롤 게이트 전극, 유전막 패턴, 플로팅 게이트 전극 및 터널 절연막 패턴을 포함하는 게이트 구조물들을 형성하고 상기 제1 절연막 구조물 패턴 일부를 노출시킨다. 상기 노출된 제1 절연막 구조물 패턴 일부를 제거하여 제1 에어 갭을 형성한다. 상기 게이트 구조물들 사이에 제2 에어 갭을 갖는 제2 절연막 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 절연막 구조물 패턴은 상기 예비 터널 절연막 패턴 및 상기 예비 플로팅 게이트 전극 사이에 형성되는 갭 일부도 채울 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 구조물 패턴은 상기 트렌치의 내벽, 상기 예비 터널 절연막 패턴의 측벽 및 상기 예비 플로팅 게이트 전극의 측벽 일부를 커버하며 가운데가 빈 컵 형상을 갖는 라이너, 상기 라이너의 가운데 일부를 채우며 상기 라이너 상에 형성된 제1 매립막 및 상기 라이너의 가운데 나머지 부분을 채우며 상기 제1 매립막 상에 형성된 제2 매립막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 제1 절연막 구조물 패턴 일부를 제거하여 제1 에어 갭을 형성하는 경우는 상기 제2 매립막을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 에어 갭들은 서로 연통하도록 형성될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 액티브 영역들 사이에 형성된 제1 에어 갭에 의해 낮은 채널 커플링을 가질 수 있다. 또한 상기 비휘발성 메모리 소자는 워드 라인들 사이에 형성된 제2 에어 갭에 의해 낮은 기생 커패시턴스를 가질 수 있다. 이에 따라 상기 비휘발성 메모리 소자는 우수한 전기적 특성을 가질 수 있다.
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 2는 도 1에 도시된 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
도 3은 도 1에 도시된 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 4 내지 도 8은 도 1 내지 도 3에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 9 내지 도 11은 상기 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 13은 본 발명의 실시예 2에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
도 14는 도 13에 도시된 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 15는 본 발명의 실시예 3에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
도 16은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이고, 도 2는 상기 비휘발성 메모리 소자를 설명하기 위한 사시도이며, 도 3은 상기 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 1 내지 도 3을 참조하면, 상기 비휘발성 메모리 소자는 기판(100) 상에 각각 제2 방향으로 연장되어 상기 제2 방향에 실질적으로 수직한 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들(200), 게이트 구조물들(200) 사이에 형성되어 내부에 제2 에어 갭(222)을 갖는 제2 절연막 패턴(220), 각각 상기 제1 방향으로 연장되어 게이트 구조물들(200)과의 사이에 제1 에어 갭(146)을 갖는 소자 분리 구조물을 포함한다. 또한, 상기 비휘발성 메모리 소자는 게이트 구조물들(200) 측벽 일부 상에 형성된 스페이서들(190)을 더 포함할 수 있다.
기판(100)은 상기 소자 분리 구조물이 형성된 필드 영역과, 상기 소자 분리 구조물이 형성되지 않은 액티브 영역으로 구분될 수 있다. 상기 소자 분리 구조물이 상기 제1 방향으로 연장됨에 따라, 상기 액티브 영역도 상기 제1 방향으로 연장될 수 있다. 상기 액티브 영역은 상기 필드 영역에 대해 돌출된 형상을 갖는다. 또한, 상기 액티브 영역 및 상기 필드 영역은 상기 제2 방향을 따라 교대로 반복적으로 정의될 수 있다.
게이트 구조물들(200)은 기판(100) 및 상기 소자 분리 구조물 상에 순차적으로 적층된 터널 절연막 패턴(110b), 플로팅 게이트 전극(120b), 유전막 패턴(160a) 및 컨트롤 게이트 전극(170a)을 각각 포함할 수 있다.
터널 절연막 패턴(110b)은 기판(100)의 상기 액티브 영역 상에 고립된 형상으로 형성될 수 있다. 이에 따라, 터널 절연막 패턴(110b)은 상기 액티브 영역 내에서 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 또한 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 터널 절연막 패턴(110b)은 실리콘 산화물, 실리콘 산질화물, 불순물이 도핑된 실리콘 산화물 등을 포함할 수 있다.
플로팅 게이트 전극(120b)은 터널 절연막 패턴(110a) 상에 형성될 수 있다. 이에 따라, 플로팅 게이트 전극(120b) 역시 상기 액티브 영역 상에 고립된 형상을 가질 수 있으며, 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다. 예시적인 실시예들에 따르면, 플로팅 게이트 전극(120b)은 N형 불순물, 예를 들어, 인 혹은 비소가 도핑된 폴리실리콘을 포함할 수 있다.
유전막 패턴(160a)은 플로팅 게이트 전극(120b) 및 상기 소자 분리 구조물 상에 상기 제2 방향을 따라 연장되도록 형성되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 소자 분리 구조물 및 유전막 패턴(160a) 사이에는 제1 에어 갭(146)이 형성된다. 유전막 패턴(160a)은 실리콘 산화물 혹은 실리콘 질화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 유전막 패턴(160a)은 실리콘 산화막 패턴(162a)/실리콘 질화막 패턴(164a)/실리콘 산화막 패턴(166a)의 다층막 구조를 가질 수 있다. 이와는 달리, 유전막 패턴(160a)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 포함할 수도 있다. 상기 고유전율을 갖는 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다.
컨트롤 게이트 전극(170a)은 유전막 패턴(160a) 상에 형성된다. 이에 따라, 컨트롤 게이트 전극(170a)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 컨트롤 게이트 전극(170a)은 워드 라인의 기능을 할 수 있다. 컨트롤 게이트 전극(170a)은 N형 불순물이 도핑된 폴리실리콘 혹은 금속을 포함할 수 있다.
상기 소자 분리 구조물은 라이너(140a) 및 제1 매립막(142)을 포함한 다.
라이너(140a)는 기판(100)의 상기 돌출된 액티브 영역, 터널 절연막 패턴(110b) 및 플로팅 게이트 전극(120b) 하부의 측벽 상에 형성된다. 라이너(140a)는 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 따르면, 라이너(140a)는 산화물을 포함한다.
제1 매립막(142)은 라이너(140a) 일부 상에 형성된다. 이에 따라, 제1 매립막(142) 역시 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 매립막(142)의 상면은 터널 절연막 패턴(110b)의 저면보다 낮다. 제1 매립막(142)은, 예를 들어, BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 실리콘 산화물을 포함할 수 있다.
라이너(140a) 및 라이너(140a) 일부 상에 형성된 제1 매립막(142)과, 유전막 패턴(160a), 제2 절연막 패턴(220) 및 스페이서(190) 사이에 형성된 제1 에어 갭(146)은 상기 제1 방향을 따라 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 매립막(142)의 상면이 터널 절연막 패턴(110b)의 저면보다 낮으므로, 제1 에어 갭(146)의 저면은 게이트 구조물들(200)의 저면보다 낮을 수 있다.
제1 에어 갭(146)이 기판(100)의 상기 액티브 영역들 사이에 형성됨에 따라, 이들 사이의 채널 커플링이 감소되어 상기 비휘발성 메모리 소자의 프로그래밍 특성이 향상된다.
제2 절연막 패턴(220)은 게이트 구조물들(200) 측벽 일부 상의 스페이서들(190) 사이에 형성되며, 내부에 제2 에어 갭(222)을 포함한다. 제2 절연막 패턴(220)은 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 절연막 패턴(220)은 플라즈마 증대 산화물(PEOX) 혹은 중온 산화물(MTO) 등과 같은 실리콘 산화물을 포함할 수 있다.
제2 에어 갭(222)은 상기 제2 방향으로 연장될 수 있다. 제2 에어 갭(222)이 게이트 구조물들(200) 사이에 형성됨에 따라, 워드 라인들 사이의 채널 커플링이 감소되어 상기 비휘발성 메모리 소자의 프로그래밍 특성이 향상된다.
스페이서들(190)은 유전막 패턴(160a) 및 컨트롤 게이트 전극(170a)의 측벽 상에 형성된다. 각 스페이서들(190)은 상기 제2 방향으로 연장될 수 있다.
전술한 바와 같이 상기 비휘발성 메모리 소자는, 상기 액티브 영역들 사이에 형성된 제1 에어 갭(146) 및 상기 워드 라인들 사이에 형성된 제2 에어 갭(222)에 의해 기생 커패시턴스 및 채널 커플링이 감소하여 우수한 프로그래밍 특성을 가질 수 있다.
도 4 내지 도 8은 도 1 내지 도 3에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 9 내지 도 11은 상기 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4를 참조하면, 기판(100) 상에 터널 절연막(110), 플로팅 게이트막(120) 및 제1 마스크(122)를 순차적으로 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등의 반도체 기판을 포함할 수 있다.
터널 절연막(110)은 실리콘 산화물, 실리콘 산질화물, 불순물이 도핑된 실리콘 산화물 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 터널 절연막(110)은 기판(100) 상면을 열산화함으로써 형성할 수 있다.
플로팅 게이트막(120)은 불순물이 도핑된 폴리실리콘, 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속을 사용하여 형성할 수 있다. 일 실시예에 따르면, 플로팅 게이트막(120)은 저압 화학 기상 증착 공정을 통해 터널 절연막(110) 상에 폴리실리콘막을 증착한 후, 상기 폴리실리콘막에 N형 불순물을 도핑함으로써 형성될 수 있다. 일 실시예에 따르면, 플로팅 게이트막(120)은 1000Å이상의 두께로 형성할 수 있다.
제1 마스크(122)는 포토레지스트 패턴 또는 하드 마스크일 수 있다. 예시적인 실시예들에 따르면, 제1 마스크(122)는 제1 방향으로 연장되는 라인 형상을 갖도록 형성된다.
도 5를 참조하면, 제1 마스크(122)를 식각 마스크로 사용하여 플로팅 게이트막(120), 터널 절연막(110) 및 기판(100) 상부를 순차적으로 식각한다.
이에 따라, 기판(100) 상에는 예비 터널 절연막 패턴(110a) 및 예비 플로팅 게이트 전극(120a)이 순차적으로 적층되고, 기판(100) 상부에는 트렌치(130)가 형성된다. 이때, 예비 플로팅 게이트 전극(120a) 및 예비 터널 절연막 패턴(110a)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있으며, 상기 제1 방향에 실질적으로 수직한 제2 방향으로 일정 간격으로 이격되면서 복수 개로 형성될 수 있다. 또한, 트렌치(130) 역시 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향으로 일정 간격으로 이격되면서 복수 개로 형성될 수 있다.
예비 터널 절연막 패턴(110a), 예비 플로팅 게이트 전극(120a) 및 제1 마스크(122)를 포함하는 구조물은 예비 플로팅 게이트 구조물로 정의될 수 있으며, 상기 예비 플로팅 게이트 구조물들 사이의 공간은 제1 갭(135)으로 정의될 수 있다. 또한, 트렌치(130)가 형성된 기판(100) 부분은 필드 영역으로, 트렌치(130)가 형성되지 않은 기판(100) 부분은 액티브 영역으로 정의될 수 있다.
도 6을 참조하면, 트렌치(130) 내벽 및 제1 갭(135)의 내벽 상에 라이너막(140)을 형성하고, 트렌치(130) 및 제1 갭(135)의 나머지 부분을 채우는 제1 및 제2 매립막들(142, 144)을 라이너막(140) 상에 순차적으로 형성한다.
예시적인 실시예들에 따르면, 라이너막(140)은 산화물을 사용하여 형성된다. 라이너막(140)에 의해 트렌치(130) 및 제1 갭(135)의 폭이 감소될 수 있다.
예시적인 실시예들에 따르면, 제1 매립막(142)은 상면이 예비 터널 절연막 패턴(110a)의 저면보다 낮도록 형성된다. 제1 매립막(142)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도-플라즈마 화학 기상 증착(HDP-CVD) 공정 또는 원자층 적층 공정에 의해 형성될 수 있다. 제1 매립막(142)은 실리콘 산화물, 예를 들어, BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 실리콘 산화물 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 매립막(144)은 제1 마스크(122)와 동일한 상면을 갖도록 형성된다. 제2 매립막(144)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도-플라즈마 화학 기상 증착(HDP-CVD) 공정 또는 원자층 적층 공정을 사용하여 형성될 수 있다. 제2 매립막(144)은 실리콘 산화물에 대해 습식 식각 선택비를 갖는 물질, 예를 들어, SOH(Spin-On-Hardmask), SOG(Spin-On-Glass), ACL(Anti-Carbon-Layer) 또는 SiGe(silicon germanium) 등을 사용하여 형성될 수 있다.
도 7을 참조하면, 제1 절연막 구조물(150)의 상부를 제거하여, 제1 절연막 구조물 패턴(150a)을 형성하며, 이에 따라 상기 예비 플로팅 게이트 구조물의 상부가 노출된다.
구체적으로, 라이너막(140) 및 제2 매립막(144)의 상부를 제거하여 1 절연막 구조물 패턴(150a)을 형성하며, 이에 따라 트렌치(130) 및 제1 갭(135) 일부를 채우는 라이너(140a), 제1 매립막(142) 및 제2 매립 패턴(144a)을 포함하는 제1 절연막 구조물 패턴(150a)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 절연막 구조물 패턴(150a)의 상면이 예비 터널 절연막 패턴(110a)의 상면보다 높도록 형성된다. 예시적인 실시예들에 따르면, 제1 절연막 구조물 패턴(150a)은 에치 백(etch-back) 공정을 통해 형성될 수 있다.
이후, 제1 마스크(122)는 제거될 수 있다.
도 8 및 도 9를 참조하면, 노출된 상기 예비 플로팅 게이트 구조물 및 제1 절연막 구조물 패턴(150a)의 상면을 따라 유전막(160)을 형성하고, 제1 갭(135)의 나머지 부분을 채우는 컨트롤 게이트 전극막(170)을 유전막 상에 형성한다.
유전막(160)은 실리콘 산화물 혹은 실리콘 질화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 유전막(160)은 실리콘 산화막(162)/실리콘 질화막(164)/실리콘 산화막(166)의 구조를 갖는 다층막으로 형성될 수 있다. 이와는 달리, 유전막(160)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전율을 갖는 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다.
컨트롤 게이트 전극막(170)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 일 실시예에 따르면, 컨트롤 게이트 전극막(170)은 N형 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다.
도 10을 참조하면, 컨트롤 게이트 전극막(170) 상에 상기 제2 방향으로 연장되는 라인 형상을 갖는 제2 마스크(도시되지 않음)를 형성하고, 상기 제2 마스크를 식각 마스크로 사용하여 컨트롤 게이트 전극막(170), 유전막(160), 예비 플로팅 게이트 전극(120a) 및 예비 터널 절연막 패턴(110a)을 식각한다. 이에 따라, 기판(100) 상에 순차적으로 적층된 터널 절연막 패턴(110b), 플로팅 게이트 전극(120b), 유전막 패턴(160a) 및 컨트롤 게이트 전극(170a)을 각각 포함하는 게이트 구조물들(200)이 형성되며, 게이트 구조물들(200) 사이에는 제2 갭(180)이 형성된다.
예시적인 실시예들에 따르면, 터널 절연막 패턴(110b) 및 플로팅 게이트 전극(120b)은 기판(100)의 상기 액티브 영역에 고립된 형상으로 형성될 수 있다. 또한, 유전막 패턴(160a) 및 컨트롤 게이트 전극(170a)은 각각 상기 제2 방향으로 연장되도록 형성될 수 있다. 이에 따라, 컨트롤 게이트 전극(170a)은 워드 라인의 기능을 할 수 있다.
도 11을 참조하면, 게이트 구조물들(200)의 측벽 상에 스페이서들(190)을 형성한다.
예시적인 실시예들에 따르면, 스페이서들(190)은 실리콘 산화물 혹은 실리콘 질화물을 사용하여 형성될 수 있다. 이후 수행되는 식각 공정 시, 스페이서들(190)에 의해 게이트 구조물들(200)에 포함된 터널 절연막 패턴(110b) 및 유전막 패턴(160a)의 손상이 방지될 수 있다.
도 12를 참조하면, 제2 매립 패턴(144a)을 제거한다.
예시적인 실시예들에 따르면, 제1 매립막(142) 및 제2 매립 패턴(144a) 사이에 높은 식각 선택비를 갖는 습식 식각액을 사용하여 제2 매립 패턴(144a)을 제거할 수 있다. 이에 따라, 제2 갭(180)에 의해 노출된 제2 매립 패턴(144a) 부분뿐만 아니라, 유전막 패턴(160a) 및 컨트롤 게이트 전극(170a) 하부에 위치한 제2 매립 패턴(144a) 부분도 함께 제거될 수 있으며, 상기 제1 방향으로 연장되는 제3 갭(146)이 형성될 수 있다.
다시 도 1 내지 도 3을 참조하면, 제2 갭(180)을 부분적으로 채우는 제2 절연막 패턴(220)을 형성한다.
구체적으로, 플라즈마 증대 산화물(PEOX) 혹은 중온 산화물(MTO) 등과 같은 실리콘 산화물을 사용하여 낮은 스텝 커버리지 특성을 갖는 공정을 수행함으로써, 제2 갭(180)을 부분적으로 채우는 제2 절연막을 게이트 구조물들(200) 상에 형성한다. 이에 따라, 상기 제2 절연막 내부에는 제2 에어 갭(222)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 에어 갭(222)은 상기 제2 방향으로 연장되도록 형성될 수 있다. 이후, 게이트 구조물들(200) 상의 상기 제2 절연막 부분을 제거함으로써 제2 절연막 패턴(220)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 절연막 패턴(220)은 제3 갭(146) 내부에는 형성되지 않을 수 있다. 여기서, 제3 갭(146)은 제1 에어 갭(146)으로 정의하며, 전술한 바와 같이, 상기 제1 방향으로 연장될 수 있다. 전술한 바와 같이, 제1 에어 갭(146)의 저면은 게이트 구조물들(200)의 저면보다 낮도록 형성될 수 있다. 또한, 제1 에어 갭(146)의 상면은 플로팅 게이트 전극(120b)의 저면보다 높도록 형성될 수 있다.
한편, 라이너(140a) 및 제1 매립막(142)은 상기 액티브 영역들 사이에 형성되어, 소자 분리 구조물을 형성할 수 있다. 이때, 상기 소자 분리 구조물과 유전막 패턴(160a) 사이에는 제1 에어 갭(146)이 개재된다.
이후, 공통 소스 라인(도시되지 않음), 비트 라인(도시되지 않음) 등의 배선들을 형성함으로써 상기 비휘발성 소자를 완성할 수 있다.
실시예 2
도 13은 본 발명의 실시예 2에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이고, 도 14는 상기 비휘발성 메모리 소자를 설명하기 위한 평면도이다. 상기 비휘발성 메모리 소자는 제2 절연막 패턴 및 제1 에어 갭의 형상을 제외하고는 실시예 1의 비휘발성 메모리 소자와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 13 및 도 14를 참조하면, 제2 절연막 패턴(225)은 스페이서들(190) 사이뿐만 아니라, 제1 매립막(142), 라이너(140a) 및 유전막 패턴(160a) 표면에도 형성되며, 이에 따라 제2 절연막 패턴(225)은 내부에 제2 에어 갭(222)뿐만 아니라 제1 에어 갭(152)도 포함한다. 이때, 라이너(140a), 제1 매립막(142) 및 제1 에어 갭(152)에 인접한 제2 절연막 패턴(225) 부분은 소자 분리 구조물을 형성할 수 있다.
한편, 상기 비휘발성 메모리 소자는 실시예 1의 비휘발성 메모리 소자의 제조 방법과 매우 유사한 방법에 의해 제조될 수 있다.
즉, 도 4 내지 도 11을 참조로 설명한 공정과 실질적으로 동일한 공정들을 수행한 후, 제2 절연막을 형성하고 상부를 제거하여 제2 절연막 패턴(225)을 형성한다. 이때, 상기 제2 절연막이 제3 갭(146)의 내벽 상에도 형성됨으로써, 내부에 제1 및 제2 에어 갭들(152, 222)을 갖는 제2 절연막 패턴(225)이 형성될 수 있다.
실시예 3
도 15는 본 발명의 실시예 3에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다. 상기 비휘발성 메모리 소자는 제2 절연막 패턴 및 제2에어 갭의 형상을 제외하고는 실시예 1의 비휘발성 메모리 소자와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 제2 에어 갭(224)이 제1 에어 갭(146)과 연통하여, 제1 에어 갭 구조물(230)을 형성한다. 이에 따라, 제2 에어 갭(224)은 제2 절연막 패턴(227)에 의해 완전히 둘러싸이지는 않는다. 즉, 제2 에어 갭(224)은 제2 절연막 패턴(227) 하부에 리세스 형태로 존재한다.
한편, 상기 비휘발성 메모리 소자는 실시예 1의 비휘발성 메모리 소자의 제조 방법과 매우 유사한 방법에 의해 제조될 수 있다.
즉, 도 4 내지 도 11을 참조로 설명한 공정과 실질적으로 동일한 공정들을 수행한 후, 제2 절연막을 형성하고 상부를 제거하여 제2 절연막 패턴(227)을 형성한다. 이때, 상기 제2 에어 갭(224)이 제1 에어 갭(146)과 연통하도록 상기 제2 절연막이 형성됨으로써, 상기 비휘발성 메모리 소자가 제조될 수 있다.
실시예 4
도 16은 본 발명의 실시예 4에 따른 비휘발성 메모리 소자를 설명하기 위한 사시도이다. 상기 비휘발성 메모리 소자는 제2 절연막 패턴 및 제1 및 제2 에어 갭들의 형상을 제외하고는 실시예 1의 비휘발성 메모리 소자와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 16을 참조하면, 제2 절연막 패턴(229)은 스페이서들(190) 사이뿐만 아니라, 제1 매립막(142), 라이너(140a) 및 유전막 패턴(160a) 표면에도 형성되며, 내부에 제1 에어 갭(152)을 포함한다. 이때, 라이너(140a), 제1 매립막(142) 및 제1 에어 갭(152)에 인접한 제2 절연막 패턴(229) 부분은 소자 분리 구조물을 형성할 수 있다. 한편, 제2 에어 갭(224)은 제1 에어 갭(152)과 연통하며, 이에 따라 제2 에어 갭 구조물(235)을 형성한다.
한편, 상기 비휘발성 메모리 소자는 실시예 1의 비휘발성 메모리 소자의 제조 방법과 매우 유사한 방법에 의해 제조될 수 있다.
즉, 도 4 내지 도 11을 참조로 설명한 공정과 실질적으로 동일한 공정들을 수행한 후, 제2 절연막을 형성하고 상부를 제거하여 제2 절연막 패턴(229)을 형성한다. 이때, 상기 제2 절연막이 제3 갭(146)의 내벽에도 일부 형성됨으로써, 내부에 제1 에어 갭(152)을 갖는 제2 절연막 패턴(229)이 형성될 수 있으며, 또한 제2 에어 갭(224)이 제1 에어 갭(152)과 연통하도록 상기 제2 절연막이 형성됨으로써, 제2 에어 갭 구조물(235)을 갖는 상기 비휘발성 메모리 소자가 제조될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 액티브 영역들 사이에 형성된 제1 에어 갭에 의해 낮은 채널 커플링을 가질 수 있다. 또한 상기 비휘발성 메모리 소자는 워드 라인들 사이에 형성된 제2 에어 갭에 의해 낮은 기생 커패시턴스를 가질 수 있다. 이에 따라 상기 비휘발성 메모리 소자는 우수한 전기적 특성을 가질 수 있다.
100 : 기판 110: 터널 절연막
110a: 예비 터널 절연막 패턴 110b: 터널 절연막 패턴
120: 플로팅 게이트막 120a: 예비 플로팅 게이트 전극
120b: 플로팅 게이트 전극 122: 제1 마스크
130: 트렌치 140: 라이너
142: 제1 매립막 144: 제2 매립막
144a: 제2 매립 패턴 146, 152: 제1 에어 갭
150a: 제1 절연막 패턴 160: 유전막
160a: 유전막 패턴 170: 컨트롤 게이트 전극막
170a: 컨트롤 게이트 전극 190: 스페이서
200: 게이트 구조물
220, 225, 227, 229: 제2 절연막 패턴
222, 224: 제2 에어 갭 235: 제2 에어 갭 구조물

Claims (10)

  1. 각각 제1 방향으로 연장되어 상기 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 형성된 액티브 영역 및 필드 영역으로 구분되는 기판 상에 각각 상기 제2 방향으로 연장되어 상기 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들;
    상기 게이트 구조물들 사이에 형성되어 내부에 제2 에어 갭을 갖는 절연막 패턴; 및
    각각 상기 필드 영역 상에 상기 제1 방향으로 연장되어 상기 게이트 구조물들 및 상기 제2 절연막 패턴과의 사이에 제1 에어 갭을 갖는 소자 분리 구조물을 포함하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 액티브 영역은 상기 필드 영역에 비해 돌출된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제2항에 있어서, 상기 소자 분리 구조물은 상기 필드 영역 상에 순차적으로 형성된 라이너 및 매립막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제3항에 있어서, 상기 라이너는 상기 돌출된 액티브 영역 측벽을 둘러싸며 가운데가 빈 컵 형상을 가지고, 상기 매립막은 상기 라이너의 가운데 일부를 채우는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4항에 있어서, 상기 제1 에어 갭은 상기 매립막의 상면, 상기 라이너의 측벽, 상기 게이트 구조물들의 저면 및 상기 제2 절연막 패턴의 저면에 의해 정의되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제1항에 있어서, 상기 각 게이트 구조물들은 상기 기판 상에 순차적으로 적층된 터널 절연막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 컨트롤 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 터널 절연막 패턴 및 상기 플로팅 게이트 전극은 상기 액티브 영역 상에만 형성되고, 상기 유전막 패턴 및 상기 컨트롤 게이트 전극은 상기 제2 방향을 따라 상기 액티브 영역 및 상기 필드 영역 상에 연장되는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 제1 에어 갭은 상기 소자 분리 구조물, 상기 유전막 패턴의 저면 및 상기 제2 절연막 패턴의 저면에 의해 정의되는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제1항에 있어서, 상기 제1 및 제2 에어 갭들은 서로 연통하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 각각 제1 방향으로 연장되어 상기 제1 방향에 수직한 제2 방향을 따라 교대로 반복적으로 형성된 액티브 영역 및 필드 영역으로 구분되는 기판 상에 각각 상기 제2 방향으로 연장되어 상기 제1 방향으로 서로 이격된 복수 개의 게이트 구조물들을 형성하는 단계;
    상기 게이트 구조물들 사이에 형성되어 내부에 제2 에어 갭을 갖는 절연막 패턴을 형성하는 단계; 및
    각각 상기 필드 영역 상에 상기 제1 방향으로 연장되어 상기 게이트 구조물들 및 상기 제2 절연막 패턴과의 사이에 제1 에어 갭을 갖는 소자 분리 구조물을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
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