CN101393896A - 快闪存储器的制造方法 - Google Patents

Abstract

本发明涉及快闪存储器的制造方法。根据本发明的一方面，该方法包括在半导体衬底之上形成栅绝缘层、第一导电层和隔离掩模。图形化隔离掩模以暴露将要形成隔离层的区域。使用图形化的隔离掩模蚀刻第一导电层、栅绝缘层和半导体衬底以形成沟槽。衬垫氧化层形成在包括沟槽的所得结构上。用绝缘层填充其中形成有衬垫氧化层的沟槽。实施平坦化工艺和清洗工艺以在隔离层的顶部边缘部分形成覆盖栅绝缘层的翼间隔体，由此形成隔离层。

Description

快闪存储器的制造方法

技术领域

本发明涉及快闪存储器的制造方法，尤其是涉及一种可以降低浮置栅极之间干扰效应的快闪存储器的制造方法。

背景技术

随着快闪存储器的线宽的减少，用于形成隔离层的填充工艺的实施变得更困难，并且发生在浮置栅极或控制栅极与沟道之间的干扰效应也难以解决。多个导体或一个导体与沟道之间的距离小导致干扰效应。因此，当线宽变窄时，干扰效应是不可避免的问题。

参考图1，在现有技术方法中，栅绝缘层11和用于浮置栅极的第一导电层12a形成在半导体衬底10上。通过自对准浅沟槽隔离(SA-STI)工艺形成沟槽13。用绝缘材料填充沟槽13从而形成隔离层14。用于浮置栅极的第二导电层12b形成在隔离层14和第一导电层12a之上。图形化第二导电层12b以形成浮置栅极12，在该浮置栅极中，第一导电层12a和第二导电层12b叠置。第一氧化层15、氮化层16和第二氧化层17依次形成在浮置栅极12和隔离层14之上以形成介电层18。控制栅极19形成在介电层18上。

例如在NAND型快闪存储器中，其中通过使用SA-STI工艺形成浮置栅极12的一部分和隔离层14，隔离层置于浮置栅极12的第一和第二导电层12a，12b之间，形成了浮置栅极/隔离层/浮置栅极结构。通过在浮置栅极12之间产生干扰效应而操作器件时，该结构用作寄生电容。

参考图2，干扰效应正比于浮置栅极的相邻元件间的距离和浮置栅极的高度。也就是说，浮置栅极间距离越大或浮置栅极的高度越低，干扰效应越小。然而具有较小线宽的器件的制造导致增加浮置栅极间距离的能力受到限制。而且，器件工作必需的浮置栅极和控制栅极的耦合率限制了降低浮置栅极高度的能力。

发明内容

本发明通过在浮置栅极之间形成控制栅极直接避免浮置栅极的邻近元件之间发生干扰效应。

根据本发明的一方面，快闪存储器的制造方法包括在半导体衬底之上形成栅绝缘层、第一导电层和隔离掩模。图形化该隔离掩模以暴露随后将要形成一个或多个隔离层的区域。使用图形化的隔离掩模作为蚀刻标记，蚀刻第一导电层、栅绝缘层和半导体衬底以形成沟槽。衬垫氧化层形成在包括沟槽的所得结构上。用绝缘层填充其中形成有衬垫氧化层的沟槽。执行平坦化工艺和清洗工艺以形成隔离层。执行平坦化工艺和清洗工艺使得在隔离层的顶部边缘部分形成覆盖栅绝缘层的翼间隔体。

在衬垫氧化层形成之前，可以在包括沟槽的结构上形成侧壁氧化层。

第二导电层可以形成在隔离层和第一导电层之上。图形化第二导电层以形成浮置栅极，在该浮置栅极中，第一导电层和第二导电层叠置。介电层可以形成在浮置栅极和隔离层上。控制栅极可以形成在介电层上。

根据本发明的另一个方面，快闪存储器的制造方法包括在半导体衬底之上形成栅绝缘层、第一导电层和隔离掩模。图形化隔离掩模以暴露随后将要形成隔离层的区域。通过使用图形化的隔离掩模作为蚀刻标记的蚀刻工艺，蚀刻第一导电层、栅绝缘层和半导体衬底以形成第一沟槽。在第一沟槽的侧壁上形成间隔体。通过使用间隔体和隔离掩模作为蚀刻掩模的蚀刻工艺，蚀刻半导体衬底的暴露部分以形成第二沟槽。移除间隔体形成第三沟槽，每个第三沟槽包括第一和第二沟槽。使用具有缝隙的绝缘层填充第三沟槽。蚀刻绝缘层以形成包括绝缘层的隔离层。蚀刻绝缘层使得在隔离层的顶部边缘部分形成覆盖栅绝缘层的翼间隔体。

在第三沟槽中形成绝缘层之前，可以使用例如，TEOS层或热氧化层在包括第三沟槽的结构上形成侧壁氧化层。

在蚀刻绝缘层之后，可以形成钝化层以填充孔，在该孔中隔离层的顶端部构成底部。可以执行平坦化工艺以暴露隔离掩模的顶端，从而使钝化层保留在孔中。可以通过使用钝化层作为蚀刻掩模的蚀刻工艺移除隔离掩模。接着可以移除钝化层。

第二导电层可以形成在隔离层和第一导电层之上。图形化第二导电层以形成浮置栅极，在浮置栅极中，第一导电层和第二导电层叠置。介电层可以形成在浮置栅极和隔离层上。控制栅极可以形成在介电层上。

根据本发明的又一方面，快闪存储器的制造方法包括在半导体衬底之上形成栅绝缘层、第一导电层和隔离掩模。图形化隔离掩模以暴露随后将要形成隔离层的区域。通过使用图形化的隔离掩模作为蚀刻标记，蚀刻第一导电层、栅绝缘层和半导体衬底以形成第一沟槽。在第一沟槽的侧壁上形成间隔体。通过使用间隔体和隔离掩模作为蚀刻掩模的蚀刻工艺，蚀刻半导体衬底的暴露部分以形成第二沟槽。移除间隔体以形成第三沟槽，每个第三沟槽包括第一和第二沟槽。侧壁氧化层形成在包括第三沟槽的所得结构上。用绝缘层填充其中形成有侧壁氧化层的第三沟槽。执行平坦化工艺暴露隔离掩模的顶端。移除隔离掩模。执行平坦化工艺和清洗工艺以形成隔离层。执行平坦化和清洗工艺使得在隔离层顶部边缘部分形成覆盖栅绝缘层的翼间隔体。

在形成隔离层之后，第二导电层可以形成在隔离层和第一导电层之上。图形化第二导电层以形成浮置栅极，在浮置栅极中，第一导电层和第二导电层叠置。介电层可以形成在浮置栅极和隔离层上，以及控制栅极可以形成在介电层上。

附图说明

图1示例了制造快闪存储器的现有技术方法的剖面图；

图2是示出干扰耦合率与快闪存储器的浮置栅极高度和相邻浮置栅极间的距离之间关系的曲线图。

图3至5、图6A至6C和图7示出了根据本发明第一实施例的制造快闪存储器的方法的剖面图；

图8至17示出了根据本发明第二实施例的制造快闪存储器的方法的剖面图；以及

图18至21示出了根据本发明第三实施例的制造快闪存储器的方法的剖面图。

具体实施方式

将参考附图描述根据本发明的特定实施例。但是，本发明不局限于公开的实施例，而可以通过多种方式实现。提供实施例是为了完全公开本发明，并使本领域技术人员理解本发明的范围。本发明由权利要求的范围定义。

参考图3，栅绝缘层102，用于浮置栅极的第一导电层104a和隔离掩模112依次形成在衬底100之上。

隔离掩模112可以是具有缓冲氧化层106、氮化层108和硬掩模110的堆叠结构。硬掩模110可以由氮化物、氧化物材料、SiON或无定形碳形成。

第一导电层104a可以由多晶硅或任何其它能够存储电子的材料形成。

参考图4，使用例如光刻工艺图形化隔离掩模112以暴露随后将要形成隔离层的区域。使用图形化的隔离掩模112作为蚀刻掩模顺序蚀刻第一导电层104a和栅绝缘层102。接着蚀刻半导体衬底100以由此形成沟槽114。侧壁氧化层116形成在包括沟槽114的所得结构的整个表面上。

侧壁氧化层116减轻了用于形成沟槽114的蚀刻工艺期间的蚀刻损伤。侧壁氧化层116可以通过使用例如温度为例如700至1000摄氏度范围内的热氧化工艺形成以避免第一导电层104a的再结晶。侧壁氧化层116可以形成为例如10至50埃范围内的厚度。

可以替换地，形成侧壁氧化层116的过程可以被省略，而改为执行接下来的工艺。

参考图5，衬垫氧化层122形成在包括侧壁氧化层116的所得结构的整个表面上。

接着用绝缘层124填充沟槽114。衬垫氧化层122可以形成为例如单一层或衬垫氧化层122可以具有多层。在图5中所示的实施例中，衬垫氧化层122具有第一衬垫氧化层118和第二衬垫氧化层120的两层结构。

第一衬垫氧化层118和第二衬垫氧化层120中每一层可以形成为例如20至100埃范围内的厚度。第一衬垫氧化层118和第二衬垫氧化层120中每一层可以通过例如原子层沉积(ALD)、低压化学气相沉积(LPCVD)、O₃-TEOS工艺、高密度等离子体(HDP)工艺、热氧化工艺或它们的任意组合而形成。在一个实施例中，热氧化工艺可采用形成硅层或氮化硅层并且接着氧化硅层或氮化硅层的方法来执行。例如，通过在侧壁氧化层116上形成硅层或氮化硅层，并且接着执行例如热氧化工艺，形成第一衬垫氧化层118。例如，通过在第一衬垫氧化层118上形成硅层或氮化硅层，并且接着执行例如热氧化工艺，形成第二衬垫氧化层120。

第一衬垫氧化层118和第二衬垫氧化层120可以被制成当使用相同的蚀刻工艺时具有相同的蚀刻速率，或者它们可以被制成当使用不同工艺时具有不同的蚀刻速率。例如，当由热氧化层形成的第一衬垫氧化层118的蚀刻速率为1时，由HDP层形成的第二衬垫氧化层120的蚀刻速率可以在1.5至3的范围内，HTO层的蚀刻速率可以在3至5的范围内，LP-TEOS层的蚀刻速率可以在5至10的范围内，O₃-TEOS层的蚀刻速率可以在4至8的范围内。

绝缘层124可以由多孔氧化物材料形成，例如旋涂玻璃氧化物(spin onglass oxide)。绝缘层124被形成为比衬垫氧化层122蚀刻得快。

在图6A的实施例中，第一衬垫氧化层118和第二衬垫氧化层120被形成为蚀刻得一样快。在图6B和6C的实施例中，第一衬垫氧化层118和第二衬垫氧化层120被形成为以不同的速度蚀刻。

参考图6A，执行平坦化工艺和清洗工艺以使侧壁氧化层116、第一衬垫氧化层118、第二衬垫氧化层120和绝缘层124保留在沟槽114内以形成隔离层126。

执行平坦化工艺，例如，直到暴露用于浮置栅极的第一导电层104a的顶端，或者直到暴露缓冲氧化层106。当执行平坦化工艺直到暴露缓冲氧化层106时，清洗工艺过程中移除缓冲氧化层106。在平坦化工艺后，优选使用例如磷酸执行氮化层剥除工艺以完全移除氮化层108的残留物。

执行清洗工艺，例如，通过控制蚀刻目标以达到设计规则中设置的隔离层126的有效场高度(EFH，effective field height)。

为了控制隔离层126的EFH，通过例如使用HF溶液或BOE溶液的湿清洗工艺移除隔离层126的顶端。可以使用纯水以100:1或500:1的比率范围稀释的HF溶液或纯水以300:1的比例范围稀释的BOE溶液。可以调节HF溶液或BOE溶液和纯水的稀释比率以控制蚀刻速率。

可替换地，为了精确地控制隔离层126的EFH，可以进一步执行干清洗工艺。

在干清洗工艺中，由于不同的蚀刻速率，侧壁氧化层116、衬垫氧化层122和绝缘层124具有不同的蚀刻量。构成衬垫氧化层122的第一衬垫氧化层118和第二衬垫氧化层120被形成为蚀刻得一样快。如上所述，侧壁氧化层116可通过热氧化工艺形成由具有低蚀刻速率的热氧化材料形成。衬垫氧化层122可以被形成为与侧壁氧化层116蚀刻得一样快或比侧壁氧化层116蚀刻得快。绝缘层124可以被形成为比衬垫氧化层122蚀刻得快。绝缘层124由氧化材料构成。因此，翼间隔体(wing spacer)126a形成在隔离层126的顶部边缘(top edge)部分，每个翼间隔体126a具有大约为直线斜面的斜面。翼间隔体126a位于栅绝缘层102处，并且用作保护栅绝缘层102的功能。为了提高保护栅绝缘层102的功能，翼间隔体126a的角度可以在30至60度范围内。

参考图6B，在参考图5描述的工艺中，第一衬垫氧化层118比第二衬垫氧化层120蚀刻得快，并且通过平坦化工艺和清洗工艺形成隔离层126。如参考图6A描述的那样，平坦化工艺和清洗工艺以相同方式执成。层的蚀刻速率以侧壁氧化层116、第二衬垫氧化层120、第一衬垫氧化层118和绝缘层124的顺序增加。因此，其每个都具有凸出形状的翼间隔体126b形成在隔离层126的顶部边缘部分。与图6A中所示的翼间隔体126a相比，翼间隔体126b的凸出形状提高了翼间隔体126b的保护功能。

参考图6C，在参考图5描述的工艺中，第一衬垫氧化层118被形成为比第二衬垫氧化层120蚀刻得慢。通过上述平坦化和清洗工艺形成隔离层126。，平坦化和清洗工艺以与参考图6A的上述描述相同的方式执行。层的蚀刻速率以侧壁氧化层116、第一衬垫氧化层118、第二衬垫氧化层120和绝缘层124的顺序增加。因此，其每个具有凹陷形状的翼间隔体126c形成在隔离层126的顶部边缘部分。翼间隔体126c的保护功能比图6A所示的翼间隔体126a差，但是翼间隔体126c可以分布影响栅绝缘层102的电场，并且因此提高电学性能。

下面表1列出在清洗工艺中，当由热氧化工艺形成的侧壁氧化层116的蚀刻速率为1时，衬垫氧化层122和绝缘层124的蚀刻速率。

表1

 

	使用磷酸、HF、BOE的清洗工艺	干清洗工艺
			侧壁氧化层	1	1
衬垫氧化层	1.5至10	1至3
			绝缘层	5至20	0.6至6

从表1可以看出，衬垫氧化层122的蚀刻速率高于侧壁氧化层116的蚀刻速率，并且绝缘层124的蚀刻速率高于衬垫氧化层122的蚀刻速率。因此，翼间隔体126a、126b或126c形成在隔离层126的顶端部分。在使用磷酸、HF和BOE的湿清洗工艺中，侧壁氧化层116、衬垫氧化层122和绝缘层124的蚀刻速率限制在1：1.5至7：5至20的范围内。在干清洗工艺中，侧壁氧化层116、衬垫氧化层122和绝缘层124的蚀刻速率限制在1：0.6至1.5：0.6至4的范围内。

参考图7，用于浮置栅极的第二导电层104b形成在包括翼间隔体126a、126b或126c的隔离层126和用于浮置栅极的第一导电层104a之上。图形化第二导电层104b以形成浮置栅极104，在该浮置栅极104中，第一导电层104a和第二导电层104b叠置。介电层128形成在浮置栅极104和隔离层126上。控制栅极130形成在介电层128上。而且，用于浮置栅极的第二导电层104b可以由，例如多晶硅或能够存储电子的任何其它材料形成。

图8至17示出了根据本发明第二实施例的制造快闪存储器的方法的剖面图。

参考图8，栅绝缘层202、用于浮置栅极的第一导电层204a和隔离掩模222依次形成在衬底200之上。

隔离掩模222可以具有缓冲氧化层206、氮化层208和硬掩模220的堆叠结构。硬掩模220可以由例如，氮化物材料、氧化物材料、SiON或无定形碳形成。

第一导电层204a可以由例如，多晶硅或能够存储电子的任何其它材料形成。

参考图9，使用例如光刻工艺图形化隔离掩模222以暴露随后将要形成隔离层的区域。使用图形化的隔离掩模222作为蚀刻掩模顺序蚀刻第一导电层204a和栅绝缘层202。接着蚀刻半导体衬底200以形成第一沟槽214。在形成第一沟槽214同时，硬掩模210也被蚀刻至特定厚度。

每个第一沟槽214具有深度T1，其可以在设计规则中定义的深度T2的1/6至1/3的范围内。同时，第一沟槽214的侧壁可以在85至90度角范围内倾斜。

参考图10，间隔体216形成在包括了第一沟槽214的侧壁的垂直倾斜的表面上。垂直倾斜的表面可以包括隔离掩模212的侧壁、用于浮置栅极的第一导电层204a的侧壁、栅绝缘层202的侧壁和第一沟槽214的侧壁。

间隔体216可以通过在包括了第一沟槽214的整个表面上形成绝缘层而形成，并且接着执行毯式回蚀刻(blanket etchback)工艺直到位于第一沟槽214底部表面的一部分绝缘层被移除。用于形成间隔体216的绝缘层可以是，例如，氧化层、HTO层、氮化层或它们的混合层。间隔体216可以作为后续蚀刻工艺的蚀刻掩模。优选地，间隔体216由氮化物材料形成，以便间隔体216也可以起到阻止用于浮置栅极的第一导电层204a的横向氧化的功能。

参考图11，使用间隔体216和隔离掩模212作为蚀刻掩模，蚀刻半导体衬底200的暴露部分以形成第二沟槽218。

通过从第一沟槽214的底表面开始蚀刻半导体衬底200形成第二沟槽218，直到第二沟槽218具有设计规则中定义的深度T2。

参考图12，移除间隔体216以形成第三沟槽220，每个第三沟槽220包括第一和第二沟槽214和218。第三沟槽220具有比下部宽度大的上部宽度。

当间隔体216由氧化物材料形成时可以使用例如氢氟酸溶液移除间隔体216，并且当间隔体216由氮化物材料制成时可以使用例如磷酸溶液移除间隔体216。间隔体216可以仅部分移除，以使间隔体216的保留部分可以避免第一导电层204a的侧壁被蚀刻。部分或全部移除间隔体216降低了纵横比，由此提高了第三沟槽220的填充特性。

参考图13，在移除硬掩模210之后，执行氧化工艺在包括第三沟槽220的整个表面上形成侧壁氧化层222。具有良好台阶覆盖能力的绝缘层224由绝缘材料形成，并且形成在侧壁氧化层222上，以便在绝缘材料填充第三沟槽220的同时产生缝隙224a。接着执行热处理工艺以提高绝缘层124的膜质量。

侧壁氧化层222用于减轻发生在沟槽蚀刻工艺期间的蚀刻损伤，并且降低有源区的临界尺寸(CD)。侧壁氧化层222可以由例如TEOS氧化层或热氧化层形成，并且可以形成在30至50埃的厚度范围内。

绝缘层124可以由具有良好台阶覆盖能力的绝缘材料形成，例如应用HARP的高纵横比工艺(HARP，high aspect ratio process)绝缘层或SiO₂层。绝缘层224具有差的填充特性，这是因为它由具有良好的台阶覆盖能力的绝缘材料形成。因此，缝隙224a形成在第三沟槽220的中部。

在800至1000摄氏度的范围内，使用例如N₂气或H₂O气执行热处理工艺。热处理工艺可以被执行30分钟至1小时。

参考图14，通过控制蚀刻目标，绝缘层224和侧壁氧化层222被蚀刻至预定厚度以达到设计规则中定义的隔离层的EFH。因此，其每个包括侧壁氧化层222和绝缘层224的隔离层240分别形成在第三沟槽220中。

绝缘层224具有位于第三沟槽220中部的缝隙240a并且，因此，第三沟槽220的中部比第三沟槽220的其它部分蚀刻得快。因此，具有凹陷形状的翼间隔体240a形成在隔离层240的顶部边缘部分。翼间隔体240a覆盖栅绝缘层202，并且因此具有保护栅绝缘层202的功能。由于在绝缘层224中存在缝隙240a，不管通过湿法蚀刻工艺或干法蚀刻工艺蚀刻绝缘层224，翼间隔体240a都可以形成在隔离层240的边缘部分。绝缘层224被蚀刻至预定厚度，由此形成孔240b，每个孔240b具有隔离层240的顶端作为底部。

参考图15，在包括隔离层240的整个表面上形成钝化层226，因此孔240b被填满。执行平坦化工艺直到暴露出氮化层208的顶端，以便钝化层226保留在孔240a中。

钝化层226具有保护隔离层240的功能，并且还用于在随后的蚀刻工艺期间安全地移除氮化层208。钝化层226可以由例如PSZ层或HSQ层形成。钝化层使用旋涂式玻璃(SOG)氧化方法形成。该材料对于隔离层240具有高蚀刻选择性，但对于氮化层208(即，隔离掩模212)具有低蚀刻选择性。例如，当使用FN溶液(HF/H₂O+NH₄OH/H₂O₂/H₂O)执行蚀刻工艺时，由HARP绝缘层形成的隔离层240的蚀刻速率是2埃/秒，由PSZ层形成的钝化层226的蚀刻速率是7埃/秒。

参考图16，使用钝化层226作为蚀刻掩模的蚀刻工艺，移除氮化层208和缓冲氧化层206。可以通过例如使用例如FN溶液或BFN溶液(H₂SO₄/H₂O₂+HF/H₂O+NH₄OH/H₂O₂/H₂O)的湿法蚀刻工艺，移除钝化层226。

参考图17，用于浮置栅极的第二导电层204b形成在具有翼间隔体240a的隔离层240和用于浮置栅极的第一导电层204a上。图形化第二导电层204b以形成浮置栅极204，在该浮置栅极204中，第一导电层204a和第二导电层204b叠置。介电层230形成在浮置栅极204和隔离层226之上。控制栅极232形成在介电层228上。用于浮置栅极的第二导电层204b可以由多晶硅或能够存储电子的任何其它材料形成。

图18至21示出了根据本发明第三实施例的制造快闪存储器的方法的剖面图。

本发明的第三实施例与参照图8至13描述的第二实施例的从在半导体衬底200上形成栅绝缘层202的步骤到在包括第三沟槽220的整个表面上形成侧壁氧化层222的步骤一致。

参考图18，如上述参考图13所描述的，在移除硬掩模210之后，执行氧化工艺以在包括第三沟槽220的整个表面上形成侧壁氧化层222。为了用绝缘材料填充第三沟槽220，由具有良好填充特性的绝缘材料形成的绝缘层300形成在侧壁氧化层222上。绝缘层300可以由例如PSZ层形成。

参考图19，执行平坦化工艺直到暴露氮化层208的顶端。暴露已暴露的氮化层208，并且接着移除缓冲氧化层206。

参考图20，执行清洗工艺蚀刻侧壁氧化层222和绝缘层300以达到预定厚度。因此，具有侧壁氧化层222和绝缘层300的隔离层302形成在第三沟槽220内。

通过控制蚀刻目标执行清洗工艺以达到设计规则中定义的隔离层302的EFH。可以在例如使用CF₄和CHF₃作为蚀刻剂的清洗腔体内执行清洗工艺。清洗腔体的条件可以包括，例如，压力范围为50mTorr至200mTorr，还可以包括，例如RF功率范围为200W至400W。在使用CF₄和CHF₃的蚀刻工艺中，由TEOS氧化层形成的侧壁氧化层222的蚀刻速率大约为3.4埃/秒，并且由PSZ层形成的绝缘层300的蚀刻速率大约为3.8埃/秒。因此，隔离层302的边缘部分比隔离层302的中部蚀刻得慢，以便翼间隔体302a形成在隔离层302的顶部边缘部分。具有翼间隔体302a的隔离层302的表面以具有水平直径大于垂直直径的椭圆形凹陷。水平直径和垂直直径的比率可以在10:7至1:1的范围内。翼间隔体302a覆盖栅绝缘层202并因此用于保护栅绝缘层202。

参考图21，用于浮置栅极的第二导电层204b形成在具有翼间隔体302a的隔离层302和用于浮置栅极的第一导电层204a之上。图形化第二导电层204b以形成浮置栅极204，在该浮置栅极204中，第一导电层204a和第二导电层204b叠置。介电层230形成在浮置栅极204和隔离层302上。控制栅极232形成在介电层228上。而且，用于浮置栅极的第二导电层204b可以由，例如多晶硅或能够存储电子的任何其它材料形成。

如上所述，根据本发明的实施例，覆盖栅绝缘层的翼间隔体形成在隔离层的顶部边缘部分，且不是隔离层而是控制栅极设置于浮置栅极之间。因此，没有形成浮置栅极/隔离层/浮置栅极结构(即，寄生电容结构)。因此，本发明可以降低发生在浮置栅极之间的干扰效应，并且还可以保护栅绝缘层。在本发明的实施例中，作为例子描述了快闪存储器。但是，本发明可以应用于除快闪存储器以外的半导体存储器。

这里公开的实施例可以使本领域技术人员很容易地实施本发明，并且本领域技术人员可以通过这些实施例的组合实施本发明。因此，本发明的范围不被或由上述实施例局限，并且应当解释为仅由附加的权利要求及其等效物来限定。

要求2007年7月25日提交的No.10-2007-0074594和2007年9月5日提交的No.10-2007-0090001的韩国专利申请的优先权，其整体公开内容并入此处作为参考。

Claims (28)

1、一种快闪存储器的制造方法，该方法包括：

在半导体衬底上形成栅绝缘层和第一导电层；

使用隔离掩模图形蚀刻该第一导电层、该栅绝缘层和该半导体衬底以形成沟槽；

在包括该沟槽的该导电层上形成衬垫氧化层；

用绝缘层填充其上形成有该衬垫氧化层的该沟槽；以及

使用平坦化工艺和清洗工艺形成隔离层，

其中除了位于该隔离层顶部边缘的覆盖该栅绝缘层的翼间隔体之外，该隔离层的顶部不高于该栅绝缘层。

2、如权利要求1的方法，其中在该清洗工艺中该绝缘层比该衬垫氧化层蚀刻得快。

3、如权利要求1的方法，其中该衬垫氧化层包括选自由热氧化层、HDP层、HTO层、LPTEOS层、O₃-TEOS层，或它们中的至少两层或多层构成的组中的层。

4、如权利要求1的方法，其中：

该衬垫氧化层包括第一衬垫氧化层和第二衬垫氧化层的堆叠结构；

该第一衬垫氧化层形成在包括该沟槽的该导电层上；以及，

该第二衬垫氧化层形成在该第一衬垫氧化层上。

5、如权利要求4的方法，其中该第一衬垫氧化层和该第二衬垫氧化层被形成为在清洗工艺中当使用相同工艺时具有相同的蚀刻速率，或者当使用不同工艺时具有不同的蚀刻速率。

6、如权利要求2的方法，其中该绝缘层由多孔氧化物材料形成。

7、如权利要求6的方法，其中该多孔氧化物材料是旋涂玻璃氧化物材料。

8、如权利要求2的方法，其中使用HF溶液或BOE溶液执行该清洗工艺。

9、如权利要求2的方法，其中通过控制蚀刻目标执行该清洗工艺以达到该隔离层的有效场高度。

10、如权利要求1的方法，还包括，在形成该衬垫氧化层之前在包括该沟槽的该导电层上形成侧壁氧化层。

11、如权利要求10的方法，其中通过热氧化工艺形成该侧壁氧化层。

12、如权利要求11的方法，其中，在该清洗工艺中，该绝缘层比该衬垫氧化层蚀刻得快，并且该衬垫氧化层与该侧壁氧化层蚀刻得一样快或比该侧壁氧化层蚀刻得快。

13、如权利要求1的方法，进一步包括：

在隔离结构和该第一导电层之上形成第二导电层；

图形化该第二导电层以形成浮置栅极，在该浮置栅极中，该第一导电层和该第二导电层叠置；以及

在该浮置栅极和该隔离结构上形成介电层和控制栅极。

14、一种快闪存储器的制造方法，该方法包括：

在半导体衬底之上形成栅绝缘层和第一导电层；

使用隔离掩模图形蚀刻该第一导电层、该栅绝缘层和该半导体衬底以形成第一沟槽；

在该第一沟槽的侧壁上形成间隔体；

使用该间隔体蚀刻该半导体衬底的暴露部分以形成第二沟槽；

移除该间隔体；

用具有缝隙的绝缘层填充该第一沟槽和该第二沟槽；

使用蚀刻工艺形成隔离层，

其中除了位于该隔离层顶部边缘的覆盖该栅绝缘层的翼间隔体之外，该隔离层的顶部不高于该栅绝缘层。

15、如权利要求14的方法，其中每个该第一沟槽具有在隔离结构深度的1/6至1/3范围内的深度。

16、如权利要求14的方法，其中该间隔体由从氧化层、HTO层、氮化层和它们的组合构成的组中选出的层形成。

17、如权利要求14的方法，还包括，在形成该绝缘层之前，在包括该第一沟槽和该第二沟槽的该导电层上形成由TEOS层或热氧化层之一形成的侧壁氧化层。

18、如权利要求14的方法，其中使用高纵横比工艺绝缘层或SiO2层形成该绝缘层。

19、如权利要求14的方法，其中：

使用湿法蚀刻工艺或干法蚀刻工艺之一蚀刻该绝缘层；以及，

该绝缘层的缝隙比该绝缘层的其它部分蚀刻得快，使得该翼间隔体形成在该隔离层的边缘部分。

20、如权利要求14的方法，还包括：

形成钝化层以填充孔，其中该隔离层的顶端部分构成该孔的底部；

执行平坦化工艺直到暴露该隔离掩模的顶端，从而使该钝化层保留在该孔内；

使用该钝化层作为蚀刻掩模蚀刻该隔离掩模以移除该隔离标记；

移除该钝化层；

在该隔离层和该第一导电层之上形成第二导电层；

图形化该第二导电层以形成浮置栅极，在该浮置栅极中，该第一导电层和该第二导电层叠置；

在该浮置栅极和该隔离层上形成介电层；以及

在形成该隔离层之后在该介电层上形成控制栅极。

21、如权利要求20的方法，其中：

该钝化层由PSZ层或HSQ层形成并且使用SOG方法形成，

该绝缘层由HARP绝缘层或SiO₂层形成，以及

该隔离掩模图形具有至少包括氮化层的多层结构。

22、如权利要求20的方法，其中通过使用FN溶液(HF/H₂O+NH₄OH/H₂O₂/H₂O)或BFN溶液(H₂SO₄/H₂O₂+HF/H₂O+NH₄OH/H₂O₂/H₂O)的湿法蚀刻工艺移除该钝化层。

23、一种快闪存储器的制造方法，该方法包括：

在半导体衬底之上形成栅绝缘层和第一导电层；

使用隔离掩模图形蚀刻该第一导电层、该栅绝缘层和该半导体衬底以形成第一沟槽；

在该第一沟槽的侧壁上形成间隔体；

使用该间隔体蚀刻该半导体衬底的暴露部分以形成第二沟槽；

移除该间隔体；

在该隔离掩模图形和包括该第一沟槽和该第二沟槽的该导电层上形成侧壁氧化层；

用绝缘层填充其中形成有侧壁氧化层的该第一沟槽和该第二沟槽；

执行平坦化工艺直到暴露该隔离掩模图形的顶端；

移除该隔离掩模图形；以及

使用平坦化工艺和清洗工艺形成隔离层，

其中除了位于该隔离层顶部边缘的覆盖该栅绝缘层的翼间隔体之外，该隔离层的顶部不高于该栅绝缘层。

24、如权利要求23的方法，其中每个该第一沟槽具有在隔离结构深度的1/6至1/3范围内的深度。

25、如权利要求23的方法，其中该间隔体由从氧化层、HTO层、氮化层和它们的组合构成的组中选出的层形成。

26、如权利要求23的方法，其中在该清洗工艺中该绝缘层比该衬垫氧化层蚀刻得快。

27、如权利要求26的方法，其中：

该侧壁氧化层由TEOS层或热氧化层形成，以及

该绝缘层由PSZ层形成。

28、如权利要求26的方法，其中：

在清洗腔体中使用CF₄和CHF₃执行清洗工艺，以及

清洗腔体的条件包括压力为50mTorr至200mTorr，并且RF功率为200W至400W。

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