KR100922989B1 - 플래시 메모리 소자 및 그것의 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자 및 그것의 제조 방법에 관한 것으로, 소자 분리용 트렌치를 형성한 후 스텝 커버레이지가 우수한 HARP막을 이용하여 트렌치의 저면 및 측벽을 매립한 후, 습식 식각 공정을 실시하여 터널 절연막 측벽에 HARP막을 잔류시켜 윙 스페이서를 형성함으로써, 터널 절연막을 보호함과 동시에 후속 형성되는 콘트롤 게이트가 플로팅 게이트 간의 위치에 형성되게 함으로써, 인터퍼런스 효과를 감소시킬 수 있는 플래시 메모리 소자 및 그것의 제조 방법을 개시한다.
플래시, 플로팅 게이트, 커플링 비, 인터퍼런스, 윙 스페이서

Description

플래시 메모리 소자 및 그것의 제조방법{Flash memory device and method of manufacturing thereof}
본 발명은 플래시 메모리 소자 및 그것의 제조 방법에 관한 것으로, 특히 플로팅 게이트간의 인터퍼런스 효과를 감소시키기 위한 플래시 메모리 소자 및 그것의 제조 방법에 관한 것이다.
NAND형 플래시 메모리 소자는 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하며, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 형성된다. 이러한 NAND형 플래시 메모리 소자의 셀은 반도체 기판상의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성함으로써 형성된다.
이러한 NAND형 플래시 메모리 소자는 셀의 상태가 인접한 주변 셀의 동작에 의해 영향을 받기 때문에 셀의 상태를 일정하게 유지하는 것이 매우 중요하다. 이러한 인접한 주변 셀의 동작, 특히 프로그램 동작으로 인해 셀의 상태가 변하게 되 는 것을 인터퍼런스 효과(interference effect)라 한다. 즉, 인터퍼런스 효과란 독출하려는 제 1 셀과 인접한 제 2 셀을 프로그램하게 되면 제 2 셀의 플로팅 게이트의 차지 변화로 인한 캐패시턴스 작용으로 인해 제 1 셀의 독출시 제 1 셀의 문턱 전압보다 높은 문턱 전압이 독출되는 현상을 일컫는 것으로, 독출 셀의 플로팅 게이트의 차지는 변화하지 않지만, 인접 셀의 상태 변화에 의해 실제 셀의 상태가 왜곡되어 보이는 현상을 일컫는다. 이러한 인터퍼런스 효과로 인해 셀의 상태가 변하게 되며, 이는 불량율을 증가시켜 수율을 저하시키는 결과를 초래한다. 따라서, 인터퍼런스 효과를 최소화하는 것이 셀의 상태를 일정하게 유지하는데 효과적이라 할 수 있다.
한편, 일반적인 NAND형 플래시 메모리 소자의 제조 공정에서 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막 및 플로팅 게이트의 일부를 형성하는데, 도 1을 참조하여 그 공정을 간략하게 설명하면 다음과 같다.
반도체 기판(10) 상부에 터널 산화막(11) 및 제 1 폴리실리콘막(12)을 형성한 후 제 1 폴리실리콘막(12) 및 터널 산화막(11)의 소정 영역을 식각하고, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치(13)를 형성한 후 절연막을 매립하고 연마 공정을 실시하여 소자 분리막(14)을 형성한다. 이후 제1 산화막(15), 질화막(16), 제2 산화막(17)을 순차적으로 형성하여 유전체막(18)을 형성한다.
상기와 같이 SA-STI 공정을 이용하여 플래시 메모리 소자를 제조하게 되면 플로팅 게이트로 작용되는 제 1 폴리실리콘막과 인접한 제 1 폴리실리콘막 사이에 소자 분리막이 형성되어 있기 때문에 제 1 폴리실리콘막들 사이에 인터퍼런스(interference)가 발생할 수 있다.
도 2는 플로팅 게이트간의 높이 및 거리에 따른 인터퍼런스 효과와 커플링 비를 나타내는 그래프이다.
도 2를 참조하면, 게이트간 인터퍼런스는 플로팅 게이트간의 거리와 플로팅 게이트의 높이에 비례한다. 즉, 플로팅 게이트간의 거리가 멀고, 플로팅 게이트의 높이가 감소하면 인터퍼런스는 감소한다. 그러나 이와 반대로 플로팅 게이트의 높이가 감소하면 플로팅 게이트와 콘트롤 게이트의 계면 면적이 감소하여 커플링 비(coupling ratio)가 감소하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 소자 분리용 트렌치를 형성한 후 스텝 커버레이지가 우수한 HARP막을 이용하여 트렌치의 저면 및 측벽을 매립한 후, 습식 식각 공정을 실시하여 터널 절연막 측벽에 HARP막을 잔류시켜 윙 스페이서를 형성함으로써, 터널 절연막을 보호함과 동시에 후속 형성되는 콘트롤 게이트가 플로팅 게이트 간의 위치에 형성되게 함으로써, 인터퍼런스 효과를 감소시킬 수 있는 플래시 메모리 소자 및 그것의 제조 방법을 제공하는 데 있다.
본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 절연막, 전자 저장층, 및 하드 마스크를 순차적으로 형성하는 단계와, 상기 하드 마스크, 상기 전자 저장층, 상기 터널 절연막, 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 매립하는 단계와, 상기 절연막의 상단부를 식각하여 EFH(Effective Field Hight)를 조절하되, 상기 터널 절연막 측벽에 상기 절연막을 잔류시켜 윙 스페이서를 형성하는 단계와, 상기 윙 스페이서를 포함한 전체 구조 상에 버퍼막을 형성하는 단계와, 상기 하드 마스크의 상부가 노출되도록 CMP 공정을 실시하는 단계, 및 상기 하드 마스크 및 상기 버퍼막을 제거하는 단계를 포함한다.
상기 트렌치를 형성하는 단계는 노출되는 상기 반도체 기판의 소자 분리 영역을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치의 측벽에 스페이서 를 형성하는 단계, 및 상기 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계를 더 포함한다.
상기 절연막은 스텝 커버리지가 우수한 HARP막으로 형성하며, 상기 절연막은 스텝 커버리지가 우수한 SiO2막으로 형성한다.
상기 절연막을 형성하는 단계 이후에, 상기 윙스페이서를 형성하는 단계 이전에 열처리 공정을 실시하는 단계를 더 포함한다. 상기 열처리 공정은 N2 가스 또는 H20 가스를 이용하여 실시하며, 상기 열처리 공정은 30분 내지 1시간 동안 실시하며, 800 내지 1000℃의 온도범위에서 실시한다.
상기 버퍼막은 SOG 방식을 이용한 PSZ막 또는 HSQ막으로 형성하는 것이 바람직하다.
상기 절연막을 매립하는 단계는 상기 전하 저장층 보다 낮은 상기 트렌치의 하단부를 매립하되 상기 전하 저장층과 같거나 높은 상단부는 상기 트렌치의 측벽부에 형성하며, 상기 절연막 평판은 350 내지 450Å의 두께로 형성하며, 상기 트렌치 측벽에는 150 내지 200Å의 두께로 형성하는 것이 바람직하다.
본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 절연막, 전자 저장층, 및 하드 마스크를 순차적으로 형성하는 단계와, 상기 하드 마스크, 상기 전자 저장층, 상기 터널 절연막, 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 측벽 및 저면에 월 산화막을 형성하는 단계와, 상기 월 산화막을 포함한 전체 구조 상에 소자 분리용 절연막을 형성하는 단계와, 상기 하드 마스크막이 노출되도록 평탄화 공정을 실시 하는 단계와, 노출된 상기 하드 마스크막을 제거하여 상기 소자 분리용 절연막과 상기 월 산화막으로 구성된 소자분리막을 돌출시키는 단계, 및 상기 소자 분리막의 상단부를 식각하여 EFH를 조절하되, 상기 터널 절연막 측벽에 상기 소자 분리막을 잔류시켜 윙 스페이서를 형성하는 단계를 포함한다.
상기 소자 분리용 절연막은 PSZ막으로 형성하며, 상기 월 산화막은 TEOS 산화막으로 형성한다.
상기 윙 스페이서는 가로의 지름이 세로의 지름보다 큰 타원의 호 모양으로 오목하게 형성하며, 상기 가로의 지름과 상기 세로의 지름의 비는 10 : 7 내지 1 : 1이다.
상기 EFH를 조절하는 식각 공정은 50mTorr 내지 200mTorr의 압력에서 RF 파워를 200W 내지 400W 사용하여 실시하며, 상기 EFH를 조절하는 식각 공정은 CF4 와 CHF3 를 사용하여 실시한다.
본 발명의 일실시 예에 따르면, 소자 분리용 트렌치를 형성한 후 스텝 커버레이지가 우수한 HARP막을 이용하여 트렌치의 저면 및 측벽을 매립한 후, 습식 식각 공정을 실시하여 터널 절연막 측벽에 HARP막을 잔류시켜 윙 스페이서를 형성함으로써, 터널 절연막을 보호함과 동시에 후속 형성되는 콘트롤 게이트가 플로팅 게이트 간의 위치에 형성되게 함으로써, 인터퍼런스 효과를 감소시킬 수 있다.
또한, 윙 스페이서를 가로의 지름이 세로의 지름보다 큰 타원의 호 모양으로 오목하게 형성하여 전기장을 분산시켜 액티브 에지(edge)의 스트레스를 감소시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
도 3 내지 도 11은 본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 전자 저장막(104) 및 소자 분리 마스크(112)를 순차적으로 형성한다. 여기서, 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성할 수 있다. 이때, 하드 마스크(110)는 질화물, 산화물, SiON 또는 아몰퍼스 카본으로 형성할 수 있다. 한편, 전자 저장막(104)은 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것으로, 폴리실리콘 또는 실리콘 질화막으로 형성될 수 있으며, 전자를 저장할 수 있는 어떠한 물질로도 형성될 수 있다.
도 4를 참조하면, 소자 분리 영역의 소자 분리 마스크(112), 전자 저장막(104) 및 터널 절연막(102)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 포토레지스트 패턴은 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 전자 저장막(104) 및 터널 절연 막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 전자 저장막(104) 및 터널 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 소정의 두께만큼 식각된다.
이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 제1 식각 공정으로 식각하여 제1 트렌치(114)를 형성한다. 이때, 제1 트렌치(114)는 목표 깊이의 1/6 내지 1/3에 해당하는 깊이로 형성하며, 예를 들어 반도체 기판(100)을 50Å 내지 2000Å 식각하여 제1 트렌치(114)를 형성한다. 한편, 제1 트렌치(114)의 측벽이 85도 내지 90도로 경사지도록 제1 식각 공정을 실시할 수 있다.
도 5를 참조하면, 제1 트렌치(114)를 형성하기 위한 식각 공정에 의해 제1 트렌치(114)의 측벽 및 저변에 발생된 식각 손상을 치유하기 위하여 산화 공정을 실시할 수 있다.
이 후, 제1 트렌치(114)의 측벽에 스페이서(116)를 형성한다. 구체적으로, 제1 트렌치(114)를 포함한 전체 구조 상에 절연막을 형성한 후 제1 트렌치(114)의 측벽에는 절연막이 잔류하고 저면에는 절연막이 제거되도록 블랭킷 에치백 공정을 실시하여 스페이서(116)를 형성한다. 이때, 절연막은 전자 저장막(104) 및 소자 분리 마스크(112)의 측벽에도 잔류된다. 따라서, 스페이서(116)는 제1 트렌치(114), 전자 저장막(104) 및 소자 분리 마스크(112)의 측벽에 형성된다. 한편, 절연막은 산화 공정으로 형성할 수 있으며, 산화막, HTO 산화막, 질화막 또는 이들의 혼합막으로 형성할 수도 있다. 스페이서(116)를 산화방지막으로 사용할 경우 질화물이 포함된 스페이서(116)를 형성하는 것이 바람직하다. 스페이서(116)를 산화방지막으로 사용할 경우에 대해서는 후술하기로 한다. 스페이서(116)는 제1 트렌치(114)의 폭을 고려하여 스페이서(116) 사이에 제1 트렌치(114)의 저면이 노출될 수 있을 정도의 두께로 형성하는 것이 바람직하며, 제1 트렌치(114) 폭의 1/6 내지 1/4에 해당하는 두께로 형성하거나 50Å 내지 1000Å의 두께로 형성할 수 있다.
도 6을 참조하면, 스페이서(116) 및 소자 분리 마스크(112)를 이용한 식각 공정으로 스페이서(116) 사이에 노출된 제1 트렌치(114) 저면의 반도체 기판(100)을 식각하여 제2 트렌치(118)를 형성한다. 제2 트렌치(118)는 500Å 내지 20000Å의 깊이로 형성할 수 있다. 이로써, 상부 폭이 하부 폭보다 넓은 트렌치(120)가 소자 분리 영역에 형성된다.
도 7을 참조하면, 스페이서(116) 사이의 간격이 넓어지도록 스페이서(116)를 소정의 두께만큼 식각한다. 이때, 스페이서(116)를 완전히 제거할 수도 있다. 스페이서(116)가 산화물로 형성된 경우 불산 용액을 사용하여 식각하고, 질화물로 형성된 경우 인산 용액으로 식각할 수 있다. 스페이서(116)의 간격이 넓어지면 종횡비가 감소하여, 후속 공정에서 트렌치(120)를 채우기 위한 절연막 형성 시 캡필(gap-fill) 특성을 향상시킬 수 있다. 스페이서(116)의 식각 공정은 식각제를 이용한 습식 식각이나 건식 식각 공정으로 진행될 수 있다.
도 8을 참조하면, 하드 마스크(110)을 제거한 후, 산화 공정을 진행하여 트렌치(120)를 포함한 전체 구조 상에 월 산화막(122)을 형성한다. 월 산화막(122)은 트렌치 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 월 산화막(122)은 TEOS 산화막으로 형성하는 것이 바람직 하다. 월 산화막(122)은 30 내지 50Å 의 두께로 형성하는 것이 바람직하다.
이 후, 트렌치(120)를 포함한 전체 구조 상에 소자분리용 절연막(124)을 형성한다. 소자분리용 절연막(124)은 스텝커버리지(step coverage)가 우수한 HARP(High Aspect Ratio Process)막을 사용하는 것이 바람직하다. 소자분리용 절연막(124)은 평판의 두께가 350 내지 450Å의 두께로 형성하며, 트렌치(120) 측벽에 형성되는 두께가 150 내지 200Å의 두께로 형성하는 것이 바람직하다. 소자분리용 절연막(124)은 HARP막 대신 스텝커버리지가 우수한 SiO2막을 사용할 수 있다. 소자분리용 절연막(124)은 트렌치(120)의 하단부 즉, 전하 저장층(104) 보다 낮은 트렌치(120)의 저면은 갭필되나 상단부 부분은 소자분리용 절연막(122)의 두께로 인하여 완전히 매립되지 않는다.
이 후, 열처리 공정을 실시하여 소자분리용 절연막(124)의 막질을 개선한다. 열처리 공정은 N2 가스 또는 H20 가스를 이용하여 실시하는 것이 바람직하다. 열처리 공정은 30분 내지 1시간 동안 실시하며, 800 내지 1000℃의 온도범위에서 실시하는 것이 바람직하다.
도 9를 참조하면, 습식 식각 공정을 실시하여 트렌치(120)의 상단부에 형성된 소자분리용 절연막을 제거한다. 이때 습식 식각은 트렌치(120)의 상단부 즉, 버퍼 산화막(106) 및 질화막(108)의 측벽에 형성된 소자분리용 절연막을 제거하되, 터널 절연막(102)의 측벽에 형성된 소자분리용 절연막은 잔류하도록 하여 웡 스페이서(A)를 갖는 소자 분리막(122, 124)을 형성한다. 상술한 바와 같이 습식 식각 공정을 실시하여 소자 분리막(122, 124)의 EFH(Effective Field Hight)를 조절하는 동시에 터널 절연막(102)의 측벽을 보호하는 웡 스페이서(A)를 동시에 형성할 수 있다.
도 10을 참조하면, 소자 분리막(122, 124)을 포함한 전체 구조 상에 버퍼막(126)을 형성한다. 버퍼막(126)은 후속 식각 공정시 소자 분리막(122, 124)와 식각률 차이가 큰 SOG방식으로 형성한 PSZ막 또는 HSQ막으로 형성하는 것이 바람직하다. 일반적으로 FN을 사용한 식각 공정시 HARP막은 2Å/sec의 식각률을 갖고 PSZ막의 경우 7Å/sec의 식각률을 갖으나 어닐 공정을 실시하여 식각률 차를 제어할 수 있다. 버퍼막(126)은 후속 CMP(Chemical Mechanical Polishing) 공정시 트렌치(120)의 상단부의 빈공간에 의한 패턴의 붕괴를 방지하기 위해 형성된다. 이후, 질화막(108)이 노출되도록 CMP 공정을 실시한다.
도 11을 참조하면, 노출된 질화막, 및 버퍼 산화막을 순차적으로 식각하여 제거한다. 이 후, 버퍼막을 습식 또는 건식 식각 공정을 이용하여 제거한다. 습식 식각 공정은 FN을 이용하여 실시하는 것이 바람직하다. FN 대신 BFN을 사용하여 습식 식각 공정을 진행할 수 있다.
이 후, 도시되진 않았지만, 소자 분리막(122, 124)을 포함한 전체 구조 상에 유전체막, 및 콘트롤 게이트용 도전막을 순차적으로 적층하여 형성한다.
도 12 내지 도 14는 본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
본 발명의 제2 실시예는 제1 실시예의 도 1 내지 도 7에 도시된 공정 단계와 동일하므로 이에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 하드 마스크(110)을 제거한 후, 산화 공정을 진행하여 트렌치(120)를 포함한 전체 구조 상에 월 산화막(122)을 형성한다. 월 산화막(122)은 트렌치 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 월 산화막(122)은 TEOS 산화막으로 형성하는 것이 바람직하다. 월 산화막(122)은 30 내지 50Å 의 두께로 형성하는 것이 바람직하다.
이 후, 트렌치(120)를 포함한 전체 구조 상에 소자분리용 절연막(128)을 형성한다. 소자분리용 절연막(128)은 트렌치(120)가 완전히 매립되도록 형성하는 것이 바람직하다. 소자분리용 절연막(128)은 PSZ막으로 형성하는 것이 바람직하다.
도 13을 참조하면, 소자 분리 마스크가 노출되도록 평탄화 공정을 진행한다. 이 후, 식각 공정을 실시하여 노출된 소자 분리 마스크를 제거하여 소자분리용 절연막(126)을 돌출시킨다.
도 14를 참조하면, 세정 공정을 실시하여 EFH가 원하는 수준이 되도록 타겟을 제어하여 소자 분리막(122, 128)을 형성한다. 이때 식각되는 월 산화막(122)과 소자분리용 절연막(128)은 서로 식각률의 차이로 인하여 가로의 지름이 세로의 지름보다 큰 타원의 호 모양으로 오목하게 식각된다. 즉, 가로 반지름과 세로 반지름의 비가 10 : 7 내지 1 : 1이 되도록 형성하는 것이 바람직하다.
EFH 식각 공정은 50mTorr 내지 200mTorr의 압력에서 RF 파워를 200W 내지 400W 사용하여 실시하며 식각제로 CF4 와 CHF3 를 사용하는 것이 바람직하다.
참고적으로 CF4 와 CHF3 를 이용한 식각 공정시 TEOS 산화막은 약 3.4Å/sec의 식각률을 갖고 PSZ막은 약 3.8Å/sec의 식각률을 갖는다.
이 후, 식각 잔류물을 제거하기 위하여 크리닝 공정을 진행 할 수 있다. 크리닝 공정은 HF용액을 사용하여 실시하는 것이 바람직하다.
이 후, 도시되진 않았지만, 소자 분리막(122, 128)을 포한한 전체 구조 상에 유전체막 및 콘트롤 게이트용 도전막을 순차적으로 적층하여 플래시 메모리 소자를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2는 플래시 메모리 소자의 플로팅 게이트의 높이, 플로팅 게이트간의 거리에 따른 인터퍼런스와 커플링비의 관계를 나타내는 그래프이다.
도 3 내지 도 11은 본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 12 내지 도 14는 본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 전자 저장막 106 : 버퍼 산화막
108 : 질화막 110 : 하드 마스크
112 : 소자 분리용 마스크 114 : 제1 트렌치
115 : 제1 산화막 116 : 스페이서
118 : 제2 트렌치 120 : 트렌치
122 : 월 산화막 124, 128 : 소자분리용 절연막
126 : 버퍼막 A : 웡 스페이서

Claims (24)

  1. 반도체 기판 상부에 터널 절연막 및 전자 저장층을 형성한 후 상기 전자 저장층, 상기 터널 절연막 및 상기 반도체 기판의 일부를 식각하여 소자 분리 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치 내에 절연막을 매립하는 단계; 및
    상기 절연막의 상단부를 식각하여 EFH를 조절하되, 상기 터널 절연막 측벽에 상기 절연막을 잔류시켜 윙 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 반도체 기판 상부에 터널 절연막, 전자 저장층, 및 하드 마스크를 순차적으로 형성하는 단계;
    상기 하드 마스크, 상기 전자 저장층, 상기 터널 절연막, 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막을 매립하는 단계;
    상기 절연막의 상단부를 식각하여 EFH를 조절하되, 상기 터널 절연막 측벽에 상기 절연막을 잔류시켜 윙 스페이서를 형성하는 단계;
    상기 윙 스페이서를 포함한 전체 구조 상에 버퍼막을 형성하는 단계;
    상기 하드 마스크의 상부가 노출되도록 CMP 공정을 실시하는 단계; 및
    상기 하드 마스크 및 상기 버퍼막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 트렌치를 형성하는 단계는
    노출되는 상기 반도체 기판의 소자 분리 영역을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 HARP막으로 형성하는 플래시 메모리 소자의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 SiO2막으로 형성하는 플래시 메모리 소자의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막을 형성하는 단계 이후에, 상기 윙스페이서를 형성하는 단계 이전에 열처리 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 열처리 공정은 N2 가스 또는 H20 가스를 이용하여 실시하는 플래시 메모리 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 열처리 공정은 30분 내지 1시간 동안 실시하며, 800 내지 1000℃의 온도범위에서 실시하는 플래시 메모리 소자의 제조방법.
  9. 제 2 항에 있어서,
    상기 버퍼막은 SOG 방식을 이용한 PSZ막 또는 HSQ막으로 형성하는 플래시 메모리 소자의 제조방법.
  10. 제 2 항에 있어서,
    상기 버퍼막 제거 공정은 습식 또는 건식 식각 공정을 이용하여 실시하는 플래시 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 습식 식각 공정은 FN 또는 BFN을 이용하여 실시하는 플래시 메모리 소자의 제조방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막을 매립하는 단계는 상기 전자 저장층 보다 낮은 상기 트렌치의 하단부를 매립하되 상기 전자 저장층과 같거나 높은 상단부는 상기 트렌치의 측벽부에 형성하는 플래시 메모리 소자의 제조방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 350 내지 450Å의 두께로 형성하며, 상기 트렌치 측벽에는 150 내지 200Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
  14. 반도체 기판 상부에 터널 절연막, 전자 저장층, 및 하드 마스크막을 순차적으로 형성하는 단계;
    상기 하드 마스크막, 상기 전자 저장층, 상기 터널 절연막, 및 상기 반도체 기판의 일부를 식각하여 소자 분리 영역에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서 사이의 상기 소자 분리 영역에 상기 제1 트렌치보다 폭이 좁고 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제1 및 제2 트렌치의 측벽 및 저면에 월 산화막을 형성하는 단계;
    상기 월 산화막을 포함한 전체 구조 상에 소자 분리용 절연막을 형성하는 단계;
    상기 하드 마스크막이 노출되도록 평탄화 공정을 실시하는 단계;
    노출된 상기 하드 마스크막을 제거하여 상기 소자 분리용 절연막과 상기 월 산화막으로 구성된 소자분리막을 돌출시키는 단계; 및
    상기 소자 분리막의 상단부를 식각하여 EFH를 조절하되, 상기 터널 절연막 측벽에 상기 소자 분리막을 잔류시켜 윙 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  15. 제 14 항에 있어서,
    상기 소자 분리용 절연막은 PSZ막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  16. 제 14 항에 있어서,
    상기 월 산화막은 TEOS 산화막으로 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  17. 제 14 항에 있어서,
    상기 윙 스페이서는 가로의 지름이 세로의 지름보다 큰 타원의 호 모양으로 오목하게 형성하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  18. 제 17 항에 있어서,
    상기 가로의 지름과 상기 세로의 지름의 비는 10 : 7 내지 1 : 1인 플래시 메모리 소자의 소자 분리막 형성 방법.
  19. 제 14 항에 있어서,
    상기 EFH를 조절하는 식각 공정은 50mTorr 내지 200mTorr의 압력에서 RF 파워를 200W 내지 400W 사용하여 실시하는 플래시 메모리 소자의 소자 분리막 형성 방법.
  20. 제 14 항에 있어서,
    상기 EFH를 조절하는 식각 공정은 CF4 와 CHF3 를 사용하여 실시하는 플래시 메모리 소자의 소자 분리막 형성 방법.
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