KR100791683B1 - 수평형 모스 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 수평형 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막과, 넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈의 내측면에 형성된 게이트 절연막과, 게이트 절연막 상부면에 식각 홈을 갭필하는 게이트 전극과, 게이트 전극과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소오스/드레인 영역과, 게이트 전극 및 소오스/드레인 영역을 갖는 반도체 기판 표면에 형성된 층간 절연막과, 층간 절연막의 콘택홀을 통해 게이트 전극 또는 소오스/드레인 영역 표면에 수직으로 연결된 콘택 전극을 포함한다. 그러므로, 본 발명은, 반도체 기판에 소자 분리막내 일정 깊이로 식각된 홈에 게이트 전극을 배치하고, 게이트 전극과 인접된 반도체 기판내에 소오스/드레인 영역이 배치되는 수평형 구조에 의해 반도체 소자의 평탄화 공정을 줄일 수 있고, 소자 사이의 미세 간격으로 인한 브릿지 발생을 줄일 수 있다.
수평형 모스 트랜지스터, 식각 홈, STI 소자 분리막

Description

수평형 모스 트랜지스터 및 그 제조 방법{PLANAR MOS TRANSISTOR AND METHOD FOR MANUFACTURING THEREOF}
도 1은 종래 기술에 의한 모스 트랜지스터 구조를 나타낸 수직 단면도,
도 2는 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터를 간략하게 나타낸 사시도,
도 3은 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터 제조 방법을 순차적으로 나타낸 흐름도,
도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도,
도 5는 본 발명의 다른 실시예에 따른 수평형 모스 트랜지스터를 간략하게 나타낸 사시도,
도 6은 본 발명의 다른 실시예에 따른 수평형 모스 트랜지스터 제조 방법을 순차적으로 나타낸 흐름도,
도 7은 본 발명의 다른 실시예에 따른 수평형 모스 트랜지스터 제조 공정을 설명하기 위한 수직 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
102a : 게이트 영역의 소자 분리막 104 : 웰 영역
106 : 식각 홈 108 : 게이트 절연막
110 : 게이트 전극 112 : 소오스/드레인 영역
114 : 층간 절연막 116 : 콘택 전극
본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자에서 소자 구조물 사이의 좁은 간격으로 인한 브릿지를 방지할 수 있는 수평형 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 기술이 발전하면서 높은 집적 및 수행 능력을 요구하게 된다. 또한 반도체 소자의 집적도가 증가함에 따라 모스 트랜지스터의 게이트 길이, 소오스/드레인 영역 또한 감소되고 있다.
이러한 고집적 반도체 소자에서 반도체 기판에 수직으로 게이트 전극, 층간 절연막 및 콘택 전극, 다층 배선을 적층하는 구조로 형성하기 때문에 구조물 표면에 단차가 형성되어 후속 공정을 위해 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 수행하고 있다.
도 1은 종래 기술에 의한 모스 트랜지스터 구조를 나타낸 수직 단면도로서, 이를 참조하면 종래 모스 트랜지스터 제조 방법은 다음과 같이 진행한다.
우선, 반도체 기판(10)으로서, 실리콘 기판에 STI(Shallow Trench Isolation) 공정을 진행하여 소자 분리막(12)을 형성하고, 소자 분리막(12)이 형성된 기판내에 불순물 도펀트, 예를 들어, p형 불순물 도펀트를 저농도로 이온 주입하여 웰 영역(미도시됨)을 형성한다.
그리고, 반도체 기판(10)의 웰 영역내에 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역(미도시됨)을 형성한다.
이어서, 반도체 기판(10) 전면에 게이트 절연막(14)으로서, 실리콘 산화막(SiO2)을 얇게 증착하고, 그 위에 게이트 도전막으로서, 예를 들어 도프트 폴리실리콘을 기설정된 두께로 증착한 후에 게이트 마스크를 이용한 건식 식각 공정 등으로 게이트 도전막을 패터닝하여 게이트 전극(16)을 형성한다. 그리고, 게이트 절연막(14)또한 패터닝한다.
도면에 도시되지 않았지만, 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 저농도로 이온 주입하여 LDD 영역을 형성한다. 그리고, 결과물 전면에 절연막으로서, 실리콘 질화막(SiN)을 증착하고, 에치백(etch back) 등의 식각 공정으로 절연막을 식각하여 게이트 전극(16) 및 게이트 절연막(14) 측벽에 스페이서(18)를 형성한다.
게이트 전극(16) 및 스페이서(18)를 마스크로 하여 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 고농도로 이온 주입하여 반도체 기판내에 소오스/드레인 영역(20)을 형성한다.
그 다음, 결과물 전면에 실리사이드용 금속으로서, 티타늄(Ti) 등을 증착하 고, 열처리 공정을 실시하여 게이트 전극(16) 상부면 및 소오스/드레인 영역(20) 상부면에 티타늄 실리사이드막(TiSi)(22)을 형성한다.
상기 반도체 기판 전면에 층간 절연막(24)으로서, PSG, BSG, BPSG, USG 등을 증착하고, 층간 절연막(24) 표면을 화학적기계적연마(CMP) 공정으로 평탄화한다. 이후, 층간 절연막(24)에 콘택홀 식각 공정을 진행하여 게이트 전극(16) 또는 소오스/드레인 영역(20)의 실리사이드막(22) 표면이 드러나는 콘택홀을 형성하고, 도전막으로서, 텅스텐(W) 등을 콘택홀에 갭필하고, 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 콘택 전극(미도시됨)을 형성한다.
하지만, 종래 수직형 모스 트랜지스터는, 반도체 기판에 게이트 전극, 층간 절연막 및 콘택 전극, 다층 배선을 순차적으로 적층하는 수직 구조이기 때문에 구조물 표면의 단차를 없애기 위해 구조물 표면을 평탄화하기 위한 화학적기계적연마(CMP) 공정을 수행해야만 한다.
게다가, 종래 수직형 모스 트랜지스터는, 반도체 소자의 고집적화에 따라 게이트 전극 사이, 또는 콘택 사이의 간격이 점점 축소되고 있기 때문에 이로 인해 미세 간격을 갖는 소자들 사이에서 브릿지를 유발할 수 있었다. 이에 따라, 반도체 소자의 전기적 특성 및 수율이 저하되는 문제점이 있었다.
본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 기판에 소자 분리막내 일정 깊이로 식각된 홈에 게이트 전극을 배치하고, 게이트 전극과 인접된 반도체 기판내에 소오스/드레인 영역이 배치되는 수평형 구조에 의해 반도체 소자의 평탄화 공정을 줄일 수 있고, 소자 사이의 미세 간격으로 인한 브릿지 발생을 줄일 수 있는 수평형 모스 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은, 소자 분리막내에 일정 깊이로 홈을 식각하고, 그 홈에 게이트 절연막 및 게이트 전극을 형성하고, 이에 인접된 기판내에 소오스/드레인 영역을 형성함으로써, 수평형 모스 트랜지스터 구조에 의해 게이트 전극 또는 콘택 사이의 미세 간격으로 인한 브릿지 발생을 줄일 수 있는 수평형 모스 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 모스 트랜지스터에 있어서, 반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막과, 넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈의 내측면에 형성된 게이트 절연막과, 게이트 절연막 상부면에 식각 홈을 갭필하는 게이트 전극과, 게이트 전극과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소오스/드레인 영역과, 게이트 전극 및 소오스/드레인 영역을 갖는 반도체 기판 표면에 형성된 층간 절연막과, 층간 절연막의 콘택홀을 통해 게이트 전극 또는 소오스/드레인 영역 표면에 수직으로 연결된 콘택 전극을 포함한다.
상기 목적을 달성하기 위하여 본 발명의 다른 소자는, 모스 트랜지스터에 있어서, 반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막과, 넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈의 내측면에 형성된 게이트 절연막과, 게이트 절연막 상부면에 식각 홈을 갭필하는 게이트 전극용 연결 배선과, 제 2소자 분리막 상부에 게이트 전극용 연결 배선과 수직으로 연결된 게이트 전극과, 게이트 전극용 연결 배선과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소오스/드레인 영역과, 게이트 전극 및 소오스/드레인 영역을 갖는 반도체 기판 표면에 형성된 층간 절연막과, 층간 절연막의 콘택홀을 통해 게이트 전극 또는 소오스/드레인 영역 표면에 수직으로 연결된 콘택 전극을 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 모스 트랜지스터를 제조하는 방법에 있어서, 반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막을 형성하는 단계와, 넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈을 형성하는 단계와, 식각 홈의 내측면에 게이트 절연막을 형성하고, 그 위에 식각 홈을 갭필하도록 게이트 전극을 형성하는 단계와, 게이트 전극과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소오스/드레인 영역을 형성하는 단계와, 게이트 전극 및 소오스/드레인 영역을 갖는 반도체 기판 표면에 층간 절연막을 형성하고, 층간 절연막의 콘택홀을 통해 게이트 전극 또는 소오스/드레인 영역 표면에 수직으로 연결되는 콘택 전극을 형성하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명의 다른 방법은, 모스 트랜지스터를 제조하는 방법에 있어서, 반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막을 형성하는 단계와, 넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈을 형성하는 단계와, 식각 홈의 내측면에 게이트 절연막을 형성하고, 그 위에 식각 홈을 갭필하도록 게이트 전극용 연결 배선을 형성하는 단계와, 제 2소자 분리 막 상부에 게이트 전극용 연결 배선과 수직으로 연결된 게이트 전극을 형성하는 단계와, 게이트 전극용 연결 배선과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소오스/드레인 영역을 형성하는 단계와, 게이트 전극 및 소오스/드레인 영역을 갖는 반도체 기판 상부면에 층간 절연막을 형성하고, 층간 절연막의 콘택홀을 통해 게이트 전극 또는 소오스/드레인 영역 표면에 수직으로 연결되는 콘택 전극을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터를 간략하게 나타낸 사시도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터는, 반도체 기판(100)으로서, 실리콘 기판에 STI 소자 분리막(미도시됨)내 일정 깊이로 식각된 홈이 형성되며 STI 소자 분리막의 식각 홈에 게이트 전극(110)이 형성된다. STI 소자 분리막내 식각 홈의 게이트 전극(110) 측면과 소오스/드레인 영역(112) 사이의 기판 측면에 게이트 절연막(108)이 형성되어 있다.
게이트 전극(110)과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극(110) 에지에 얼라인되는 소오스/드레인 영역(112)이 형성되어 있다.
도면에 도시되지 않았지만, 게이트 전극(110) 및 소오스/드레인 영역(112)을 갖는 반도체 기판 표면에 층간 절연막(미도시됨)을 형성하고, 층간 절연막의 콘택홀을 통해 게이트 전극(110) 표면 또는 소오스/드레인 영역(112) 표면에 수직으로 연결된 콘택 전극이 형성되어 있다. 이때, 층간 절연막 표면은 게이트 전극(110) 및 소오스/드레인 영역(112)이 동일한 단차를 갖기 때문에 별도의 평탄화 공정을 진행하지 않아도 평탄화된다.
도 3은 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터 제조 방법을 순차적으로 나타낸 흐름도이다. 도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도로서, 도 2의 A-A'선에 의해 자른 수평형 모스 트랜지스터를 예로 든다.
이들 도면을 참조하면, 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터 제조 공정은 다음과 같이 진행된다.
우선, 도 4a에 도시된 바와 같이, 반도체 기판(100)으로서, 실리콘 기판에 STI 공정을 진행하여 서로 다른 폭을 갖는 제 1및 제 2소자 분리막(102, 102a)을 형성하고, 제 1 및 제 2소자 분리막(102, 102a)이 형성된 기판내에 불순물 도펀트, 예를 들어, p형 불순물 도펀트를 저농도로 이온 주입하여 웰 영역(104)을 형성한다.(도 3의 S100)
여기서, STI 소자 분리막들(102, 102a) 중에서 제 2소자 분리막(102a)의 폭은 게이트 전극 수평 폭과 디자인 룰에 따른 폭을 갖는 제 1소자 분리막(102)의 폭을 합쳐서 넓게 형성한다.
그리고, 반도체 기판(100)의 웰 영역(104)내에 불순물 도펀트, 예를 들어 n 형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역(미도시됨)을 형성한다.
이어서, 도 4b에 도시된 바와 같이, 게이트 마스크를 이용한 사진 공정을 진행하여 넓은 폭의 제 2소자 분리막(102a)의 어느 한 에지면 일부를 오픈시키는 마스크 패턴(미도시됨)을 형성하고, 마스크 패턴에 의해 드러난 제 2소자 분리막(102a)을 일정 깊이로 식각하여 식각 홈(106)을 형성한 후에, 에슁 공정을 진행하여 마스크 패턴을 제거한다.(도 3의 S110)
계속해서, 도 4c에 도시된 바와 같이, 제 2소자 분리막(102a)내 식각 홈의 내 측면에 게이트 절연막(108)을 형성하고, 그 게이트 절연막(108) 상부면에 도전막으로서, 도프트 폴리실리콘을 갭필하여 식각 홈에 게이트 전극(110)을 형성한다.(도 3의 S120) 이때, 게이트 절연막(108)은 열산화 공정, 화학적기상증착(CVD : Chemical Vapor Deposition) 공정 등으로 실리콘 산화막(SiO2)을 얇게 형성한다.
그 다음, 도 4d에 도시된 바와 같이, 소오스/드레인 마스크를 이용한 사진 공정을 진행하여 웰 영역(104)의 소오스/드레인 영역이 오픈되는 마스크 패턴(미도시됨)을 형성하고, 마스크 패턴에 의해 드러난 웰 영역(104)내에 불순물 도펀트, 예를 들어 n형 도펀트를 고농도로 이온 주입하여 소오스/드레인 영역(112)을 형성한 후에, 에슁 공정을 진행하여 마스크 패턴을 제거한다.(도 3의 S130) 이때, 소오스/드레인 영역(112)은 게이트 전극(110)과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극(110) 양측면 에지면에 각각 얼라인되는 위치에 서로 분리되어 형성된다.
한편, 본 발명은 도면에 도시되지 않았지만, 소오스/드레인 영역(112)을 형성하기 전에, 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 저농도로 이온 주입하여 LDD 영역을 형성한다.
이어서, 도 4e에 도시된 바와 같이, 게이트 전극(110) 및 소오스/드레인 영역(112)을 갖는 반도체 기판 표면에 층간 절연막(114)으로서, PSG, BSG, BPSG, USG 등을 증착한다.(도 3의 S140) 여기서, 층간 절연막(114) 표면은 게이트 전극(110) 및 소오스/드레인 영역(112)이 동일한 단차를 갖기 때문에 화학적기계적연마(CMP) 등의 별도의 평탄화 공정을 진행하지 않아도 평탄화된다.
이후, 층간 절연막(114)에 콘택홀 식각 공정을 진행하여 게이트 전극(110) 표면 또는 소오스/드레인 영역(112) 표면이 드러나는 콘택홀을 형성하고, 도전막으로서, 텅스텐(W) 등을 콘택홀에 갭필하고, 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 콘택 전극(116)을 형성한다.(도 3의 S150) 이로 인해, 층간 절연막(114)의 콘택홀을 통해 게이트 전극(110) 표면 또는 소오스/드레인 영역(112) 표면에 수직으로 연결된 콘택 전극이 형성된다.
한편, 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터 제조 방법은, 층간 절연막을 증착하기 전에, 게이트 전극(110) 또는 소오스/드레인 영역(112) 표면 일부에 티타늄 실리사이드(TiSi) 등의 실리사이드막을 추가 형성하거나, 이를 생략할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 수평형 모스 트랜지스터를 간략하게 나타낸 사시도이다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 수평형 모스 트랜지스터는, 반도체 기판(200)으로서, 실리콘 기판에 임의의 STI 소자 분리막(미도시됨)내 일정 깊이로 식각된 홈이 형성되며 STI 소자 분리막의 식각 홈에 게이트 전극용 연결 배선(210)이 형성되어 있다. STI 소자 분리막내 식각 홈의 게이트 전극용 연결 배선(210) 측면과 소오스/드레인 영역(214) 사이의 기판 측면에 게이트 절연막(208)이 형성되어 있다.
그리고, 게이트 절연막(208)쪽과 반대쪽 게이트 전극용 연결 배선(210)의 상부면 일부에 수직으로 연결된 게이트 전극(212)이 형성되어 있다.
또한, 게이트 전극용 연결 배선(210)과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극(212) 에지에 얼라인되는 소오스/드레인 영역(214)이 형성되어 있다.
도면에 도시되지 않았지만, 게이트 전극(212) 및 소오스/드레인 영역(214)을 갖는 반도체 기판 구조물에 층간 절연막(미도시됨)을 형성하고, 층간 절연막의 콘택홀을 통해 게이트 전극(212) 표면 또는 소오스/드레인 영역(214) 표면에 수직으로 연결된 콘택 전극(미도시됨)이 형성되어 있다. 이때, 층간 절연막 표면은 게이트 전극(212) 두께만큼 게이트 전극(212)과 소오스/드레인 영역(214)이 단차를 갖기 때문에 화학적기계적연마(CMP) 공정 등의 별도의 평탄화 공정을 진행하여 평탄화 공정을 진행하거나 이를 생략하여도 된다.
도 6은 본 발명의 다른 실시예에 따른 수평형 모스 트랜지스터 제조 방법을 순차적으로 나타낸 흐름도이다. 도 7은 본 발명의 다른 실시예에 따른 수평형 모스 트랜지스터 제조 공정을 설명하기 위한 수직 단면도로서, 도 5의 B-B'선에 의해 자른 수평형 모스 트랜지스터를 예로 든다.
이들 도면을 참조하면, 본 발명의 다른 실시예에 따른 수평형 모스 트랜지스터 제조 공정은 다음과 같이 진행된다.
우선, 반도체 기판(200)으로서, 실리콘 기판에 STI 공정을 진행하여 서로 다른 폭을 갖는 제 1및 제 2소자 분리막(202, 202a)을 형성하고, 제 1 및 제 2소자 분리막(202, 202a)이 형성된 기판내에 불순물 도펀트, 예를 들어, p형 불순물 도펀트를 저농도로 이온 주입하여 웰 영역(204)을 형성한다.(도 6의 S200)
여기서, STI 소자 분리막들(202, 202a) 중에서 제 2소자 분리막(202a)의 폭은 게이트 전극 수평 폭과 디자인 룰에 따른 폭을 갖는 제 1소자 분리막(202)의 폭을 합쳐서 넓게 형성한다.
그리고, 반도체 기판(200)의 웰 영역(204)내에 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역(미도시됨)을 형성한다.
이어서, 넓은 폭의 제 2소자 분리막(202a)의 어느 한 에지면 일부를 일정 깊이로 식각하여 식각 홈(106)을 형성한다.(도 6의 S210)
계속해서, 제 2소자 분리막(202a)내 식각 홈의 내측면에 게이트 절연막(208)으로서, 실리콘산화막(SiO2)을 얇게 형성하고, 그 게이트 절연막(208) 상부면에 도전막으로서, 도프트 폴리실리콘을 갭필하여 식각 홈에 갭필된 게이트 전극용 연결 배선(210)을 형성한다.(도 6의 S220)
그 다음, 제 2소자 분리막(202a) 상부면에 게이트 절연막(208)쪽과 반대쪽 게이트 전극용 연결 배선(210) 일부에 수직으로 연결된 게이트 전극(212)을 형성한다.(도 6의 S230) 이때, 게이트 전극(212)은 게이트 도전막으로서, 도프트 폴리실리콘을 증착하고, 이를 패터닝하여 형성한다.
계속해서, 소오스/드레인 마스크를 이용한 사진 공정을 진행하여 웰 영역(204)의 소오스/드레인 영역이 오픈되는 마스크 패턴(미도시됨)을 형성하고, 마스크 패턴에 의해 드러난 웰 영역(104)내에 불순물 도펀트, 예를 들어 n형 도펀트를 고농도로 이온 주입하여 소오스/드레인 영역(214)을 형성한다.(도 6의 S240) 이때, 소오스/드레인 영역(214)은 게이트 전극용 연결 배선(210)과 인접된 반도체 기판내에 수평으로 배치되며 게이트 전극(110) 양측면 에지면에 각각 얼라인되는 위치에 서로 분리되어 형성된다.
이어서, 게이트 전극(212) 및 소오스/드레인 영역(214)을 갖는 반도체 기판 구조물에 층간 절연막(216)으로서, PSG, BSG, BPSG, USG 등을 증착한다.(도 6의 S250) 이때, 층간 절연막(216) 표면은 게이트 전극(212) 및 소오스/드레인 영역(214) 사이에서 단차를 갖지만, 그 단차 크기가 수직형 모스 트랜지스터에 비해 크지 않기 때문에 화학적기계적연마(CMP) 등의 별도의 평탄화 공정을 진행하거나 평탄화 공정을 진행하지 않아도 된다.
이후, 층간 절연막(216)에 콘택홀 식각 공정을 진행하여 게이트 전극(212) 표면 또는 소오스/드레인 영역(214) 표면이 드러나는 콘택홀을 형성하고, 도전막으 로서, 텅스텐(W) 등을 콘택홀에 갭필하고, 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 게이트 전극(212) 또는 소오스/드레인 영역(214) 표면에 수직으로 연결되는 콘택 전극(218)을 형성한다.(도 6의 S260)
한편, 본 발명의 일 실시예에 따른 수평형 모스 트랜지스터 제조 방법은, 소오스/드레인 영역(214)을 형성하기 전에, 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 저농도로 이온 주입하여 LDD 영역을 형성한다. 또한 층간 절연막(216)을 증착하기 전에, 게이트 전극(212) 또는 소오스/드레인 영역(214) 표면 일부에 티타늄 실리사이드(TiSi) 등의 실리사이드막을 추가 형성하거나, 이를 생략할 수 있다.
이상 상술한 바와 같이, 본 발명은 소자 분리막내에 일정 깊이로 홈을 식각하고, 그 홈에 게이트 절연막 및 게이트 전극을 형성하고, 이에 인접된 기판내에 소오스/드레인 영역을 형성함으로써, 수평형 모스 트랜지스터 구조에 의해 게이트 전극 또는 콘택 사이의 미세 간격으로 인한 브릿지 발생을 줄일 수 있는 효과가 있다.

Claims (16)

  1. 모스 트랜지스터에 있어서,
    반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막과,
    넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈의 내측면에 형성된 게이트 절연막과,
    상기 게이트 절연막 상부면에 상기 식각 홈을 갭필하는 게이트 전극과,
    상기 게이트 전극과 인접된 반도체 기판내에 수평으로 배치되며 상기 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소오스/드레인 영역과,
    상기 게이트 전극 및 소오스/드레인 영역을 갖는 반도체 기판 표면에 형성된 층간 절연막과,
    상기 층간 절연막의 콘택홀을 통해 상기 게이트 전극 또는 상기 소오스/드레인 영역 표면에 수직으로 연결된 콘택 전극
    을 포함하는 수평형 모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2소자 분리막은, STI 구조인 것을 특징으로 하는 수평형 모스 트랜지스터.
  3. 제 1항에 있어서,
    상기 제 2소자 분리막은, 상기 제 1소자 분리막의 폭 및 상기 게이트 전극의 폭을 합친 것보다 넓은 것을 특징으로 하는 수평형 모스 트랜지스터.
  4. 모스 트랜지스터를 제조하는 방법에 있어서,
    반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막을 형성하는 단계와,
    넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈을 형성하는 단계와,
    상기 식각 홈의 내측면에 게이트 절연막을 형성하고, 그 위에 상기 식각 홈을 갭필하도록 게이트 전극을 형성하는 단계와,
    상기 게이트 전극과 인접된 반도체 기판내에 수평으로 배치되며 상기 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소오스/드레인 영역을 형성하는 단계와,
    상기 게이트 전극 및 상기 소오스/드레인 영역을 갖는 반도체 기판 표면에 층간 절연막을 형성하고, 상기 층간 절연막의 콘택홀을 통해 상기 게이트 전극 또는 상기 소오스/드레인 영역 표면에 수직으로 연결되는 콘택 전극을 형성하는 단계
    를 포함하는 수평형 모스 트랜지스터의 제조 방법.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2소자 분리막은, STI 구조로 형성하는 것을 특징으로 하는 수평형 모스 트랜지스터의 제조 방법.
  6. 제 4항에 있어서,
    상기 제 2소자 분리막은, 상기 제 1소자 분리막의 폭 및 상기 게이트 전극의 폭을 합친 것보다 넓게 형성하는 것을 특징으로 하는 수평형 모스 트랜지스터의 제조 방법.
  7. 제 4항에 있어서,
    상기 소오스/드레인 영역은 LDD 구조로 형성하는 것을 특징으로 하는 수평형 모스 트랜지스터의 제조 방법.
  8. 제 4항에 있어서,
    상기 층간 절연막을 형성하는 단계 이전에,
    상기 게이트 전극 또는 상기 소오스/드레인 영역 표면에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평형 모스 트랜지스터의 제조 방법.
  9. 모스 트랜지스터에 있어서,
    반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막과,
    넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈의 내측면에 형 성된 게이트 절연막과,
    상기 게이트 절연막 상부면에 상기 식각 홈을 갭필하는 게이트 전극용 연결 배선과,
    상기 제 2소자 분리막 상부에 상기 게이트 전극용 연결 배선과 수직으로 연결된 게이트 전극과,
    상기 게이트 전극용 연결 배선과 인접된 반도체 기판내에 수평으로 배치되며 상기 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소오스/드레인 영역과,
    상기 게이트 전극 및 소오스/드레인 영역을 갖는 반도체 기판 표면에 형성된 층간 절연막과,
    상기 층간 절연막의 콘택홀을 통해 상기 게이트 전극 또는 상기 소오스/드레인 영역 표면에 수직으로 연결된 콘택 전극
    을 포함하는 수평형 모스 트랜지스터.
  10. 제 9항에 있어서,
    상기 제 1 및 제 2소자 분리막은, STI 구조인 것을 특징으로 하는 수평형 모스 트랜지스터.
  11. 제 9항에 있어서,
    상기 제 2소자 분리막은, 상기 제 1소자 분리막의 폭 및 상기 게이트 전극의 폭을 합친 것보다 넓은 것을 특징으로 하는 수평형 모스 트랜지스터.
  12. 모스 트랜지스터를 제조하는 방법에 있어서,
    반도체 기판에 서로 다른 폭을 갖는 제 1및 제 2소자 분리막을 형성하는 단계와,
    넓은 폭을 갖는 제 2소자 분리막내에 일정 깊이로 식각된 홈을 형성하는 단계와,
    상기 식각 홈의 내측면에 게이트 절연막을 형성하고, 그 위에 상기 식각 홈을 갭필하도록 게이트 전극용 연결 배선을 형성하는 단계와,
    상기 제 2소자 분리막 상부에 상기 게이트 전극용 연결 배선과 수직으로 연결된 게이트 전극을 형성하는 단계와,
    상기 게이트 전극용 연결 배선과 인접된 반도체 기판내에 수평으로 배치되며 상기 게이트 전극 양쪽 에지에 각각 얼라인되며 서로 분리되는 소영역을 형성하는 단계와,
    상기 게이트 전극 및 상기 소오스/드레인 영역을 갖는 반도체 기판 상부면에 층간 절연막을 형성하고, 상기 층간 절연막의 콘택홀을 통해 상기 게이트 전극 또는 상기 소오스/드레인 영역 표면에 수직으로 연결되는 콘택 전극을 형성하는 단계
    를 포함하는 수평형 모스 트랜지스터의 제조 방법.
  13. 제 12항에 있어서,
    상기 제 1 및 제 2소자 분리막은, STI 구조로 형성하는 것을 특징으로 하는 수평형 모스 트랜지스터의 제조 방법.
  14. 제 12항에 있어서,
    상기 제 2소자 분리막은, 상기 제 1소자 분리막의 폭 및 상기 게이트 전극의 폭을 합친 것보다 넓게 형성하는 것을 특징으로 하는 수평형 모스 트랜지스터의 제조 방법.
  15. 제 12항에 있어서,
    상기 소오스/드레인 영역은 LDD 구조로 형성하는 것을 특징으로 하는 수평형 모스 트랜지스터의 제조 방법.
  16. 제 12항에 있어서,
    상기 층간 절연막을 형성하는 단계 이전에,
    상기 게이트 전극 또는 상기 소오스/드레인 영역 표면에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평형 모스 트랜지스터의 제조 방법.
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