KR100444306B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 셀영역에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그를 형성하고, 상기 반도체기판의 주변회로영역에 소오스/드레인영역을 형성함으로써 고온 공정에 의한 에피택셜 실리콘층(epitaxial silicon layer)으로 매립 특성이 우수하고 콘택 저항이 작은 콘택플러그를 형성할 수 있으며, 후속 비트라인 콘택 형성 시 p형 불순물의 추가적인 이온주입공정을 생략하여 공정을 단순하게 하고, 고속 MDL(merged DRAM logic)공정에 적합하여 반도체소자의 고속화를 가능하게 하며 그에 따른 소자의 공정 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 반도체기판의 주변회로영역에 소오스/드레인영역을 형성하기 전에 셀영역에 콘택플러그를 형성함으로써 고온 공정을 가능하게 하고 그에 따른 소자의 동작 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
일반적으로, P형 또는 N형 반도체기판에 N 또는 P형 불순물로 형성되는 PN접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다.
따라서, 채널의 폭이 감소된 반도체소자에서는 확산영역으로 부터의 측면확산에 의한 쇼트채널이펙트를 방지하기 위하여 접합 깊이를 얕게 형성해야 한다.
종래기술에 따른 반도체소자의 제조방법은 다음과 같다.
먼저, 반도체기판의 셀영역 및 주변회로영역에 활성영역을 정의하는 소자분리절연막을 형성한다.
다음, 전체표면 상부에 게이트 절연막, 게이트전극용 도전층 및 마스크절연막의 적층구조를 형성한다.
그 다음, 게이트 전극 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 마스크절연막 패턴, 게이트전극 및 게이트절연막패턴을 형성한다.
다음, 전체표면 상부에 소정 두께의 제1절연막을 형성한다. 이때, 상기 제1절연막은 질화막으로 형성된 것이다.
그 다음, 상기 구조에 전면적으로 저농도의 불순물을 이온주입하여 상기 게이트전극 양측 반도체기판에 LDD영역을 형성한다.
다음, 전체표면 상부에 제2절연막을 형성한다. 이때, 상기 제2절연막은 LDD구조를 형성하기 위하여 질화막으로 형성된 것이다.
그 다음, 상기 반도체기판의 주변회로영역의 제2절연막 및 제1절연막을 식각하여 마스크절연막패턴, 게이트전극 및 게이트절연막패턴의 측벽에 절연막 스페이서를 형성한다.
다음, 상기 절연막 스페이서 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성한다. 이때, 고속 로직 공정의 경우 상기 소오스/드레인영역에 실리사이드막을 형성한다.
그 다음, 전체표면 상부에 제1층간절연막을 형성한다.
다음, 상기 반도체기판의 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막, 제2절연막 및 제1절연막을 식각하여 콘택홀을 형성하는 동시에 상기 마스크절연막패턴, 게이트전극 및 게이트절연막패턴의 측벽에 절연막 스페이서를 형성한다. 이때, 상기 절연막 스페이서는 제1절연막으로 형성된 것이다.
다음, 전체표면 상부에 도전층을 형성한다. 이때, 상기 도전층은 다결정실리콘층으로 형성된 것이다.
그 다음, 상기 도전층 및 제1층간절연막을 화학적 기계적 연마공정으로 제거하여 콘택플러그를 형성한다.
다음, 전체표면 상부에 제2층간절연막을 형성한다.
그 다음, 비트라인 콘택마스크를 식각마스크로 상기 제2층간절연막을 식각하여 비트라인 콘택홀을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 반도체기판의 주변회로영역에 소오스/드레인영역을 형성한 다음, 셀영역에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그를 형성하였다. 그러나, 상기 소오스/드레인영역의 콘택 저항을 낮게 확보하기 위해서는 후속 공정이 800℃ 이하에서 실시되어야 하는 제한점이 있었다. 이로 인하여 층간절연막 형성 시 매립 특성이 저하되고, 콘택플러그를 형성하기 위한 도전층의 증착 온도도 제약을 받게 되었다. 또한, 셀영역 상의 제2절연막을 모두 제거해야 하기 때문에 게이트전극을 둘러싸고 있는 제1절연막이 불균일하게 손실된다. 그리고, 소오스/드레인영역 형성 후 실리사이드막을 형성하는 기술이 사용되는 로직 공정은 콘택플러그를 형성하기 위한 열공정으로 인해 특성이 저하되어 DRAM기술과 고속 로직(logic)공정을 동시에 사용할 수 없는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체기판의 셀영역에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 콘택플러그를 형성한 다음, 주변회로영역 상에 소오스/드레인영역을 형성하여 열공정에 의한 소자의 특성 저하를 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리절연막
14 : LDD영역 15 : 게이트절연막패턴
17 : 게이트전극 19 : 마스크절연막패턴
21 : 제1절연막 22 : 제1절연막 스페이서
23 : 제1층간절연막 25 : 콘택홀
27 : 도전층 28 : 콘택플러그
29 : 제2절연막 스페이서 31 : 소오스/드레인영역
33 : 제2층간절연막 35 : 제3층간절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,게이트전극이 형성된 반도체기판의 셀영역 및 주변회로영역 상에 소정두께의 제1절연막을 형성하는 공정과,상기 게이트전극 사이의 상기 제1절연막 하부에 위치한 반도체기판에 LDD영역을 형성하는 공정과,전체표면 상부에 제1층간절연막을 형성하는 공정과,상기 셀영역의 비트라인 콘택 영역 및 저장전극 콘택 영역에 위치한 상기 제1층간절연막과 제1절연막을 식각하여 콘택홀을 형성하는 공정과,상기 콘택홀을 매립하는 에피택셜 실리콘 성장막 ( epitaxial silicon growth, ESG ) 을 형성하는 공정과,상기 주변회로영역 상의 제1층간절연막을 제거하는 공정과,전체표면 상부에 제2절연막을 형성하는 공정과,상기 제2절연막과 제1절연막을 전면식각하여 상기 주변회로영역에 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하고 상기 제2층간절연막, 제1층간절연막 및 도전층을 평탄화식각하여 상기 셀영역에 콘택플러그를 형성하는 공정을 포함하는 것과,
상기 제1절연막은 질화막을 사용하여 20 ∼ 400Å 두께로 형성된 것과,
상기 제1층간절연막은 BPSG막, TEOS막, HDP 산화막 및 이들의 조합으로 이루어진 군에서 임의로 선택된 한가지로 형성되는 것과,
상기 소오스/드레인영역의 표면에 실리사이드막이 형성되는 것과,
상기 제2절연막은 질화막을 사용하여 20 ∼ 400Å 두께로 형성된 것과,
상기 제2층간절연막은 HDP 산화막, TEOS막, APL막, USG막 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성된 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,게이트전극이 형성된 반도체기판의 셀영역 및 주변회로영역 상에 소정두께의 제1절연막을 형성하는 공정과,상기 게이트전극 사이의 상기 제1절연막 하부에 위치한 반도체기판에 LDD영역을 형성하는 공정과,전체표면 상부에 제1층간절연막을 형성하는 공정과,상기 셀영역의 비트라인 콘택 영역 및 저장전극 콘택 영역에 위치한 상기 제1층간절연막과 제1절연막을 식각하여 콘택홀을 형성하는 공정과,상기 콘택홀을 매립하는 다결정실리콘층을 전체표면상부에 형성하는 공정과,상기 주변회로영역 상의 상기 다결정실리콘층 및 제1층간절연막을 제거하는 공정과,전체표면 상부에 제2절연막을 형성하는 공정과,상기 제2절연막과 제1절연막을 전면식각하여 상기 주변회로영역에 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정과,전체표면 상부에 제2층간절연막을 형성하고 상기 제2층간절연막, 제1층간절연막 및 다결정실리콘층을 평탄화식각하여 상기 셀영역에 콘택플러그를 형성하는 공정을 포함하는 것을 제2특징으로 한다.이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 반도체기판(11)의 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다.
다음, 전체표면 상부에 게이트절연막, 게이트전극용 도전층, 마스크절연막의 적층구조를 형성한다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(19), 게이트전극(17) 및 게이트절연막패턴(15)을 형성한다.
다음, 전체표면 상부에 제1절연막(21)을 형성한다. 이때, 상기 제1절연막(21)은 질화막을 사용하여 20 ∼ 400Å 두께로 형성된 것이다.
그 다음, 상기 게이트전극(17)의 양측 반도체기판(11)에 저농도 불순물을 이온주입하여 LDD영역(21)을 형성한다. (도 1 참조)
다음, 전체표면 상부에 제1층간절연막(23)을 형성한다. 이때, 상기 제1층간절연막(23)은 BPSG(borophospho silicate glass), TEOS(tetraethylortho silicate glass), HDP(high density plasma) 산화막 또는 이들의 조합으로 형성된 것이다.
그 다음, 상기 셀영역(Ⅰ)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막(23) 및 제1절연막(21)을 식각하여 콘택홀(25)을 형성하는 동시에 상기 마스크절연막패턴(19), 게이트전극(17) 및 게이트절연막패턴(15)의 측벽에 제1절연막 스페이서(22)를 형성한다. (도 2 참조)
다음, 전체표면 상부에 도전층(27)을 형성한다. 이때, 상기 도전층(27)은 상기 셀영역(Ⅰ) 상의 콘택홀(25)에 노출된 반도체기판(11)으로부터 에피택셜 실리콘 성장막(epitaxial silicon growth)을 형성한 것이다.한편, 상기 도전층(27)은 n형 불순물이 도핑된 다결정실리콘층으로 형성할 수도 있으며, 상기 도전층(27)은 마스크없이 어느 일부부만 증착할 수 없으므로 상기 콘택홀(25)을 포함한 전체표면상부에 형성한다.그 다음, 상기 주변회로영역(Ⅱ)을 노출시키는 셀마스크를 식각마스크로 상기 주변회로영역 상의 제1층간절연막(23)을 제거한다. 이때, 상기 식각공정은 건식식각공정 또는 습식식각공정으로 실시되며, 상기 습식식각공정은 HF 또는 BOE(buffered oxide etchant)용액을 식각용액으로 이용하여 실시된다.한편, 상기 도전층(27)으로 도핑된 다결정실리콘을 사용하는 경우는 주변회로부 상에 형성된 도핑된 다결정실리콘과 제1층간절연막(23)을 함께 식각하여야 한다. (도 3 참조)
다음, 전체표면 상부에 제2절연막(도시안됨)을 형성한다. 이때, 상기 제2절연막은 LDD구조를 형성하기 위하여 질화막으로 형성된 것이다.
그 다음, 상기 제2절연막 및 제1절연막(21)을 전면식각하여 상기 주변회로영역 상의 마스크절연막패턴(19), 게이트전극(17) 및 게이트절연막패턴(15) 측벽에 제2절연막 스페이서(29)를 형성한다.
다음, 상기 제2절연막 스페이서(29) 양측 반도체기판(11)에 고농도의 불순물을 이온주입하여 소오스/드레인영역(31)을 형성한다. 이때, 고속 로직의 경우 상기 소오스/드레인영역(31) 상에 Ti 또는 Co와 TiN을 이용하여 실리사이드막을 형성한다.
그 다음, 전체표면 상부에 제2층간절연막(33)을 형성한다. 이때, 상기 제2층간절연막(33)은 HDP 산화막, TEOS막, APL(advanced planarization layer)막, USG(undoped silicate glass)막 또는 이들의 조합으로 형성된 것이다.
다음, 상기 제2층간절연막(33), 제1층간절연막(23) 및 도전층(27)을 CMP공정으로 제거하여 콘택플러그(28)를 형성한다. 이때, 상기 CMP공정은 상기 마스크절연막패턴(19)을 연마장벽으로 이용하여 실시된다.
그 다음, 전체표면 상부에 제3층간절연막(35)을 형성한다. 이때, 상기 제3층간절연막(35)은 실란(silane), USG막, APL막, TEOS막 또는 HDP 산화막으로 형성된 것이다. 여기서, 상기 HDP 산화막을 사용하는 경우 상기 HDP 산화막을 1000 ∼ 5000Å 두께로 증착한 후 200 ∼ 3000Å을 전면식각공정으로 제거하여 사용한다. 또한, 상기 APL막과 USG막을 적층하여 사용하는 경우 상기 APL막과 USG막은 각각 100 ∼ 2000Å 두께로 형성한다.
다음, 비트라인 콘택마스크를 식각마스크로 이용한 식각공정으로 비트라인 콘택홀을 형성한다. (도 4 참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 셀영역에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그를 형성하고, 상기 반도체기판의 주변회로영역에 소오스/드레인영역을 형성함으로써 고온 공정에 의한 에피택셜 실리콘층으로 매립 특성이 우수하고 콘택저항이 작은 콘택플러그를 형성할 수 있으며, 후속 비트라인 콘택 형성 시 p형 불순물의 추가적인 이온주입공정을 생략하여 공정을 단순하게 하고, 고속 MDL공정에 적합하여 반도체소자의 고속화를 가능하게 하며 그에 따른 소자의 공정 수율 및 신뢰성을 향상시키는 이점이 있다.
Claims (8)
- 게이트전극이 형성된 반도체기판의 셀영역 및 주변회로영역 상에 소정두께의 제1절연막을 형성하는 공정과,상기 게이트전극 사이의 상기 제1절연막 하부에 위치한 반도체기판에 LDD영역을 형성하는 공정과,전체표면 상부에 제1층간절연막을 형성하는 공정과,상기 셀영역의 비트라인 콘택 영역 및 저장전극 콘택 영역에 위치한 상기 제1층간절연막과 제1절연막을 식각하여 콘택홀을 형성하는 공정과,상기 콘택홀을 매립하는 에피택셜 실리콘 성장막 ( epitaxial silicon growth, ESG ) 을 형성하는 공정과,상기 주변회로영역 상의 제1층간절연막을 제거하는 공정과,전체표면 상부에 제2절연막을 형성하는 공정과,상기 제2절연막과 제1절연막을 전면식각하여 상기 주변회로영역에 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정과,전체표면 상부에 제2층간절연막을 형성하고 상기 제2층간절연막, 제1층간절연막 및 도전층을 평탄화식각하여 상기 셀영역에 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막은 질화막을 사용하여 20 ∼ 400Å 두께로 형성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1층간절연막은 BPSG막, TEOS막, HDP 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 게이트전극이 형성된 반도체기판의 셀영역 및 주변회로영역 상에 소정두께의 제1절연막을 형성하는 공정과,상기 게이트전극 사이의 상기 제1절연막 하부에 위치한 반도체기판에 LDD영역을 형성하는 공정과,전체표면 상부에 제1층간절연막을 형성하는 공정과,상기 셀영역의 비트라인 콘택 영역 및 저장전극 콘택 영역에 위치한 상기 제1층간절연막과 제1절연막을 식각하여 콘택홀을 형성하는 공정과,상기 콘택홀을 매립하는 다결정실리콘층을 전체표면상부에 형성하는 공정과,상기 주변회로영역 상의 상기 다결정실리콘층 및 제1층간절연막을 제거하는 공정과,전체표면 상부에 제2절연막을 형성하는 공정과,상기 제2절연막과 제1절연막을 전면식각하여 상기 주변회로영역에 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정과,전체표면 상부에 제2층간절연막을 형성하고 상기 제2층간절연막, 제1층간절연막 및 다결정실리콘층을 평탄화식각하여 상기 셀영역에 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 소오스/드레인영역의 표면에 실리사이드막이 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2절연막은 질화막을 사용하여 20 ∼ 400Å 두께로 형성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2층간절연막은 HDP 산화막, TEOS막, APL막, USG막 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성된 것을 특징으로 하는 반도체소자의 제조방법.
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