JPH06177349A - 高密度ｄｒａｍの製造方法および高密度ｄｒａｍ - Google Patents
高密度ｄｒａｍの製造方法および高密度ｄｒａｍInfo
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- JPH06177349A JPH06177349A JP4323361A JP32336192A JPH06177349A JP H06177349 A JPH06177349 A JP H06177349A JP 4323361 A JP4323361 A JP 4323361A JP 32336192 A JP32336192 A JP 32336192A JP H06177349 A JPH06177349 A JP H06177349A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Abstract
(57)【要約】
【目的】 ＤＲＡＭを高密度化する際に、周辺トランジ
スタのオフセット長を適正に維持しながら、各ワード線
間にセルフアライン的にソースドレインコンタクトを形
成する。 【構成】 ゲート電極４を構成するワード線を形成した
後、各ワード線間の間隙が埋まらない程度の薄い第１絶
縁膜７を堆積する。コンタクト部９をこの第１絶縁膜７
の厚み分だけエッチングし、ポリシリコンの引出し電極
１３を形成する。その後、第１絶縁膜７と合わせてオフ
セット長を設定するスペーサ厚みが得られるだけの第２
絶縁膜１４を堆積し、２つの絶縁膜７，１４の厚み分を
エッチバックしてゲート電極４の側壁にスペーサを形成
した後、濃いソース、ドレインを注入する。以上によ
り、周辺トランジスタの濃いソース、ドレインのオフセ
ット長を大きくとりつつ、セル内のセルフアラインコン
タクトを可能にする。
スタのオフセット長を適正に維持しながら、各ワード線
間にセルフアライン的にソースドレインコンタクトを形
成する。 【構成】 ゲート電極４を構成するワード線を形成した
後、各ワード線間の間隙が埋まらない程度の薄い第１絶
縁膜７を堆積する。コンタクト部９をこの第１絶縁膜７
の厚み分だけエッチングし、ポリシリコンの引出し電極
１３を形成する。その後、第１絶縁膜７と合わせてオフ
セット長を設定するスペーサ厚みが得られるだけの第２
絶縁膜１４を堆積し、２つの絶縁膜７，１４の厚み分を
エッチバックしてゲート電極４の側壁にスペーサを形成
した後、濃いソース、ドレインを注入する。以上によ
り、周辺トランジスタの濃いソース、ドレインのオフセ
ット長を大きくとりつつ、セル内のセルフアラインコン
タクトを可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、高密度ＤＲＡＭのビッ
ト線，容量電極等をソース，ドレイン領域にコンタクト
させる引出し電極の構造及び形成方法に関するものであ
る。
ト線，容量電極等をソース，ドレイン領域にコンタクト
させる引出し電極の構造及び形成方法に関するものであ
る。
【０００２】
【従来の技術】高密度ＤＲＡＭでは、メモリセル部のゲ
ート電極すなわちワード線が高密度に並び、その間隙が
非常に狭いものとなっているが、この間隙を縫ってビッ
ト線やメモリセルの容量電極をソース，ドレイン領域に
コンタクトさせる必要がある。ＤＲＡＭの高密度化，微
細化が進むにつれて各ワード線間の間隙はさらに小さく
なっていくが、フォトリソグラフィの全般的傾向とし
て、開口可能なコンタクトホールの大きさはワード線の
間隙に比べて縮小率が小さく、各ワード線間の間隙をね
らったホールパターンがワード線にオーバラップするこ
とを回避するのが困難となってきている。従って、ワー
ド線に対するセルフアライン性をもつコンタクト形成が
不可欠となる。この目的でのセルフアライン化は、６４
ＭＤＲＡＭの世代までは、主として、周辺回路の高濃度
ソース、ドレイン用不純物導入をゲートに対して一定距
離だけ離して形成させるのに用いられる絶縁膜のスペー
サを利用して、セルフアライン的にポリシリコンからな
る引出し電極を形成し、上層配線へは、この引出し電極
を介してコンタクトさせることにより実現されていた。
ート電極すなわちワード線が高密度に並び、その間隙が
非常に狭いものとなっているが、この間隙を縫ってビッ
ト線やメモリセルの容量電極をソース，ドレイン領域に
コンタクトさせる必要がある。ＤＲＡＭの高密度化，微
細化が進むにつれて各ワード線間の間隙はさらに小さく
なっていくが、フォトリソグラフィの全般的傾向とし
て、開口可能なコンタクトホールの大きさはワード線の
間隙に比べて縮小率が小さく、各ワード線間の間隙をね
らったホールパターンがワード線にオーバラップするこ
とを回避するのが困難となってきている。従って、ワー
ド線に対するセルフアライン性をもつコンタクト形成が
不可欠となる。この目的でのセルフアライン化は、６４
ＭＤＲＡＭの世代までは、主として、周辺回路の高濃度
ソース、ドレイン用不純物導入をゲートに対して一定距
離だけ離して形成させるのに用いられる絶縁膜のスペー
サを利用して、セルフアライン的にポリシリコンからな
る引出し電極を形成し、上層配線へは、この引出し電極
を介してコンタクトさせることにより実現されていた。
【０００３】以下、図面を参照しながら、上述の従来技
術を説明する。図５（ａ）〜（ｆ）は従来のセルフアラ
イン化の手法の工程フローを説明する工程断面図であ
る。各図では左にメモリセル部の状態を、右に周辺トラ
ンジスタ回路部の断面状態を示す。
術を説明する。図５（ａ）〜（ｆ）は従来のセルフアラ
イン化の手法の工程フローを説明する工程断面図であ
る。各図では左にメモリセル部の状態を、右に周辺トラ
ンジスタ回路部の断面状態を示す。
【０００４】すなわち、シリコン基板１に素子分離２、
ゲート酸化膜３を形成し、ゲート電極材料と絶縁体材料
とを積層した後、この二層膜を同一マスクで引き続いて
エッチングして、ワード線を構成するゲート電極４と上
部絶縁膜５を形成し、さらにゲート電極４、上部絶縁膜
５、素子分離２の３つをマスクの一部としてイオン注入
によりトランジスタの低濃度ソース、ドレイン６を形成
する（図５（ａ）参照）。なお、周辺回路はＣＭＯＳで
構成されることが多いが、その場合は必要に応じてレジ
ストマスク等でｐ型とｎ型トランジスタを作り分ける。
ゲート酸化膜３を形成し、ゲート電極材料と絶縁体材料
とを積層した後、この二層膜を同一マスクで引き続いて
エッチングして、ワード線を構成するゲート電極４と上
部絶縁膜５を形成し、さらにゲート電極４、上部絶縁膜
５、素子分離２の３つをマスクの一部としてイオン注入
によりトランジスタの低濃度ソース、ドレイン６を形成
する（図５（ａ）参照）。なお、周辺回路はＣＭＯＳで
構成されることが多いが、その場合は必要に応じてレジ
ストマスク等でｐ型とｎ型トランジスタを作り分ける。
【０００５】次に、適切な膜厚の第１絶縁膜７を堆積し
た後（図５（ｂ）参照）、ゲート電極４の側部の第１絶
縁膜７を残すように全面異方性エッチングし、この側部
の第１絶縁膜７をマスクの一部として不純物２０をイオ
ン注入して、高濃度ソース、ドレイン１６を形成する
（図５（ｃ）参照）。つまり、上記第１絶縁膜７はトラ
ンジスタのオフセット長ｄｆを設定するためのスペーサ
として機能している。ここで、高濃度ソース，ドレイン
は不純物が１０20以上導入された領域と定義し、ゲート
端からこの領域までの長さをオフセット長ｄｆと定義す
る。このような定義の下で、オフセット長ｄｆはトラン
ジスタの信頼性，ショートチャネル効果等に影響を与え
る。これらを良好に保つためには、製造上許諾しうる限
界的に短い熱処理の下ですら、スペーサとして１２０μ
ｍ以上の厚みが要求されるのである。
た後（図５（ｂ）参照）、ゲート電極４の側部の第１絶
縁膜７を残すように全面異方性エッチングし、この側部
の第１絶縁膜７をマスクの一部として不純物２０をイオ
ン注入して、高濃度ソース、ドレイン１６を形成する
（図５（ｃ）参照）。つまり、上記第１絶縁膜７はトラ
ンジスタのオフセット長ｄｆを設定するためのスペーサ
として機能している。ここで、高濃度ソース，ドレイン
は不純物が１０20以上導入された領域と定義し、ゲート
端からこの領域までの長さをオフセット長ｄｆと定義す
る。このような定義の下で、オフセット長ｄｆはトラン
ジスタの信頼性，ショートチャネル効果等に影響を与え
る。これらを良好に保つためには、製造上許諾しうる限
界的に短い熱処理の下ですら、スペーサとして１２０μ
ｍ以上の厚みが要求されるのである。
【０００６】一方、この不純物注入時には、メモリセル
部は注入欠陥を避けるために高濃度ソース、ドレインの
不純物２０がイオン注入されないようレジスト１５でマ
スクされている。このマスクは周辺回路のｎ型を形成す
るマスクをメモリセル部を覆うようなパターンにするこ
とで実現されるのが通常である。以上で、トランジスタ
の形成が終了する。
部は注入欠陥を避けるために高濃度ソース、ドレインの
不純物２０がイオン注入されないようレジスト１５でマ
スクされている。このマスクは周辺回路のｎ型を形成す
るマスクをメモリセル部を覆うようなパターンにするこ
とで実現されるのが通常である。以上で、トランジスタ
の形成が終了する。
【０００７】続いて、ポリシリコンからなる引出し電極
１３が以下のように形成される。すなわち、比較的薄い
第２絶縁膜１４を堆積し、セルフアライン化するコンタ
クト９をフォトレジスト８を用いてパターン形成する
（図５（ｄ）参照）。６４Ｍの世代では、ワード線間隙
は０．５μｍ以下となるが、レジストホールパターンは
０．４μｍが限界であり、やはり、この世代の限界的と
考えられるアラインメント精度が０．１μｍであること
を考慮すると、図に示すように、コンタクト９がワード
線（ゲート電極４）とオーバラップすることは避けられ
ない。したがって、セルフアライン的にコンタクトを開
口するために、ここでのコンタクトエッチングは第２絶
縁膜１４の分だけ実施する。第２絶縁膜１４は、比較的
薄く、すなわち、ゲート間隙が埋まらないように薄く堆
積されているので、それだけエッチングすればシリコン
面が現れセルフアライン的にコンタクトを開口できる。
それ以上のエッチングはレジスト開口部がワード線（ゲ
ート電極４）にオーバラップしているためワード線に接
触する恐れが生じる。すなわちセルフアライン化できな
くなる。
１３が以下のように形成される。すなわち、比較的薄い
第２絶縁膜１４を堆積し、セルフアライン化するコンタ
クト９をフォトレジスト８を用いてパターン形成する
（図５（ｄ）参照）。６４Ｍの世代では、ワード線間隙
は０．５μｍ以下となるが、レジストホールパターンは
０．４μｍが限界であり、やはり、この世代の限界的と
考えられるアラインメント精度が０．１μｍであること
を考慮すると、図に示すように、コンタクト９がワード
線（ゲート電極４）とオーバラップすることは避けられ
ない。したがって、セルフアライン的にコンタクトを開
口するために、ここでのコンタクトエッチングは第２絶
縁膜１４の分だけ実施する。第２絶縁膜１４は、比較的
薄く、すなわち、ゲート間隙が埋まらないように薄く堆
積されているので、それだけエッチングすればシリコン
面が現れセルフアライン的にコンタクトを開口できる。
それ以上のエッチングはレジスト開口部がワード線（ゲ
ート電極４）にオーバラップしているためワード線に接
触する恐れが生じる。すなわちセルフアライン化できな
くなる。
【０００８】次に、ポリシリコン膜１０を堆積して、こ
のポリシリコン膜１０に不純物１１を導入し（図５
（ｅ）参照）、レジストマスク１２でポリシリコン膜１
０を所定形状に加工して引出し電極１３を形成する（図
５（ｆ）参照）。ポリシリコンはＨＢｒ等を用いたＲＩ
Ｅにより下地の絶縁膜７，１４とは高い選択比で容易に
エッチングできるので、ゲート電極４によって生じてい
る急峻な段差部でも残渣のない加工が可能である。
のポリシリコン膜１０に不純物１１を導入し（図５
（ｅ）参照）、レジストマスク１２でポリシリコン膜１
０を所定形状に加工して引出し電極１３を形成する（図
５（ｆ）参照）。ポリシリコンはＨＢｒ等を用いたＲＩ
Ｅにより下地の絶縁膜７，１４とは高い選択比で容易に
エッチングできるので、ゲート電極４によって生じてい
る急峻な段差部でも残渣のない加工が可能である。
【０００９】以上のように、前もって引出し電極１３を
作っておくと、上層の配線から狭いワード線（ゲート電
極４）を縫ってコンタクトをさせようとする場合に、こ
の引出し電極１３まで開口するだけでよく、容易にワー
ド線に対してセルフアライン化できる。上層配線に使わ
れるアルミニウム、金属シリサイドなどをこの引出し電
極１３の材料として用いようとすると、下地の絶縁膜
７，１４とのエッチング選択比が小さいためオーバエッ
チングがかけられず、ゲート電極４の急峻な段差部に残
渣が生じる。そこで、かかる不具合を回避するために、
ポリシリコンによる引出し電極１３がしばしば用いられ
るのである。
作っておくと、上層の配線から狭いワード線（ゲート電
極４）を縫ってコンタクトをさせようとする場合に、こ
の引出し電極１３まで開口するだけでよく、容易にワー
ド線に対してセルフアライン化できる。上層配線に使わ
れるアルミニウム、金属シリサイドなどをこの引出し電
極１３の材料として用いようとすると、下地の絶縁膜
７，１４とのエッチング選択比が小さいためオーバエッ
チングがかけられず、ゲート電極４の急峻な段差部に残
渣が生じる。そこで、かかる不具合を回避するために、
ポリシリコンによる引出し電極１３がしばしば用いられ
るのである。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
ような製造方法も、２５６Ｍ以降のさらに微細化が進ん
だデバイスでは利用できなくなるという問題がある。
ような製造方法も、２５６Ｍ以降のさらに微細化が進ん
だデバイスでは利用できなくなるという問題がある。
【００１１】すなわち、ＤＲＡＭの微細化を進める際、
基本的には寸法や膜厚は等しい比率で縮小されるべきで
あり、それが可能であれば上記図５に示した製造方法が
そのまま適用できる。しかし、現実には、周辺回路トラ
ンジスタのゲート電極４から高濃度ソース、ドレイン１
６までのオフセット長ｄｆを規定するゲート側壁のスペ
ーサ厚さは、ワード線ピッチの縮小率ほど小さくできな
い。これは、トランジスタの高濃度ソース、ドレインを
作る不純物２７の拡散を同様の縮小率で抑えることが製
造上現実的な熱処理条件の下では難しいため、スペーサ
厚さを余りに小さくすると、いわゆるショートチャネル
効果が顕著になり、トランジスタとして動作不能になる
からである。したがって、スペーサ厚さはワード線縮小
率よりも小さい縮小率とならざるを得ない。
基本的には寸法や膜厚は等しい比率で縮小されるべきで
あり、それが可能であれば上記図５に示した製造方法が
そのまま適用できる。しかし、現実には、周辺回路トラ
ンジスタのゲート電極４から高濃度ソース、ドレイン１
６までのオフセット長ｄｆを規定するゲート側壁のスペ
ーサ厚さは、ワード線ピッチの縮小率ほど小さくできな
い。これは、トランジスタの高濃度ソース、ドレインを
作る不純物２７の拡散を同様の縮小率で抑えることが製
造上現実的な熱処理条件の下では難しいため、スペーサ
厚さを余りに小さくすると、いわゆるショートチャネル
効果が顕著になり、トランジスタとして動作不能になる
からである。したがって、スペーサ厚さはワード線縮小
率よりも小さい縮小率とならざるを得ない。
【００１２】このような条件の下で、さらにＤＲＡＭの
微細化が進んで各ワード線間の間隔が狭くなった場合に
も、上記図５と同様の方法を用いてコンタクトの引出し
電極を形成しようとすると、図６（ａ）〜（ｅ）に示す
断面構造となる。
微細化が進んで各ワード線間の間隔が狭くなった場合に
も、上記図５と同様の方法を用いてコンタクトの引出し
電極を形成しようとすると、図６（ａ）〜（ｅ）に示す
断面構造となる。
【００１３】まず、図６（ａ）は低濃度ソース、ドレイ
ン６を導入したところまでを示す。２５６Ｍクラスでは
各ワード線間の間隙ｄｗは０．２〜０．２５ミクロン程
度になる。一方、必要なスペーサ厚さは、０．１２５〜
０．１５ミクロンである。従って、このスペーサ厚さを
確保するのに必要な第１絶縁膜７を堆積後（図６（ｂ）
参照）、エッチバックしてゲート電極４の側部の第１絶
縁膜７を残した段階で、図６（ｃ）に示すように、各ワ
ード線（ゲート電極４）間の間隙が第１絶縁膜７で埋め
られた状態になる。このような状態で上記図５の（ｄ）
〜（ｆ）と同様の工程でセルフアライン化を図ろうとし
ても、薄い第２絶縁膜１４の膜厚分のエッチングだけで
は、各ワード線（ゲート電極４）間の間隙にシリコン面
が露出しない（図６（ｄ）参照）。
ン６を導入したところまでを示す。２５６Ｍクラスでは
各ワード線間の間隙ｄｗは０．２〜０．２５ミクロン程
度になる。一方、必要なスペーサ厚さは、０．１２５〜
０．１５ミクロンである。従って、このスペーサ厚さを
確保するのに必要な第１絶縁膜７を堆積後（図６（ｂ）
参照）、エッチバックしてゲート電極４の側部の第１絶
縁膜７を残した段階で、図６（ｃ）に示すように、各ワ
ード線（ゲート電極４）間の間隙が第１絶縁膜７で埋め
られた状態になる。このような状態で上記図５の（ｄ）
〜（ｆ）と同様の工程でセルフアライン化を図ろうとし
ても、薄い第２絶縁膜１４の膜厚分のエッチングだけで
は、各ワード線（ゲート電極４）間の間隙にシリコン面
が露出しない（図６（ｄ）参照）。
【００１４】一方、各ワード線４間の間隙にシリコン面
が現れるまで異方性エッチングを行うと、ワード線４の
側部の一部で絶縁膜７，１４が除去されるので（図６
（ｅ）の領域参照）、この間隙に引出し電極を形成す
ると、引出し電極がワード線４に接触してしまうことに
なる。つまり、６４Ｍクラスでは各ワード線間の間隙ｄ
ｗは０．４〜０．５ミクロン、オフセット長ｄｆは０．
１５ミクロン程度であるので、上述のごとき問題はない
が、２５６Ｍクラスでは、上述のごとく各ワード線間の
間隙ｄｗが縮小されるのに対して、必要なスペーサ厚さ
は変わらないために、この引出し電極の形成が問題とな
るのである。
が現れるまで異方性エッチングを行うと、ワード線４の
側部の一部で絶縁膜７，１４が除去されるので（図６
（ｅ）の領域参照）、この間隙に引出し電極を形成す
ると、引出し電極がワード線４に接触してしまうことに
なる。つまり、６４Ｍクラスでは各ワード線間の間隙ｄ
ｗは０．４〜０．５ミクロン、オフセット長ｄｆは０．
１５ミクロン程度であるので、上述のごとき問題はない
が、２５６Ｍクラスでは、上述のごとく各ワード線間の
間隙ｄｗが縮小されるのに対して、必要なスペーサ厚さ
は変わらないために、この引出し電極の形成が問題とな
るのである。
【００１５】以上のように、高密度ＤＲＡＭを製造する
際に従来の製造方法を用いた場合、周辺回路トランジス
タ等のスペーサ厚さとメモリセル内のセルフアライン化
とを両立させるには無理が生じることがわかる。
際に従来の製造方法を用いた場合、周辺回路トランジス
タ等のスペーサ厚さとメモリセル内のセルフアライン化
とを両立させるには無理が生じることがわかる。
【００１６】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、高密度ＤＲＡＭの製造方法及び高密
度ＤＲＡＭの構成として、上述のような不具合を生じる
ことなくトランジスタ回路における適切なスペーサ厚さ
とメモリセル内のセルフアライン化とを円滑に行うため
の方法及び構造を提供するものである。
あり、その目的は、高密度ＤＲＡＭの製造方法及び高密
度ＤＲＡＭの構成として、上述のような不具合を生じる
ことなくトランジスタ回路における適切なスペーサ厚さ
とメモリセル内のセルフアライン化とを円滑に行うため
の方法及び構造を提供するものである。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の講じた手段は、高密度ＤＲＡＭを製造する
際に、各ワード線間の間隙にソースドレインコンタクト
のための引出し電極を形成するまでの段階では、ゲート
電極の側部に引出し電極との絶縁を確保するに十分な薄
い第１絶縁膜を形成し、引出し電極を形成した後に周辺
回路トランジスタの必要とするスペーサ厚さを設定する
第２絶縁膜を第１絶縁膜上に堆積して、これら２つの絶
縁膜からなるスペーサが濃いソース，ドレイン領域を設
定するようにしたものである。
め、本発明の講じた手段は、高密度ＤＲＡＭを製造する
際に、各ワード線間の間隙にソースドレインコンタクト
のための引出し電極を形成するまでの段階では、ゲート
電極の側部に引出し電極との絶縁を確保するに十分な薄
い第１絶縁膜を形成し、引出し電極を形成した後に周辺
回路トランジスタの必要とするスペーサ厚さを設定する
第２絶縁膜を第１絶縁膜上に堆積して、これら２つの絶
縁膜からなるスペーサが濃いソース，ドレイン領域を設
定するようにしたものである。
【００１８】具体的に、請求項１の発明の講じた手段
は、メモリセル部とその周辺回路部とからなる高密度Ｄ
ＲＡＭの製造方法として、メモリセル部及び周辺回路部
において、ＭＯＳトランジスタのゲート電極とその上部
絶縁膜とを形成する工程と、該工程の後、メモリセル部
及び周辺回路部の表面に第１絶縁膜を均一に堆積する工
程と、該工程の後、少なくともメモリセル部の第１絶縁
膜を、ゲート電極の上部絶縁膜及びゲート電極側部の第
１絶縁膜を残すように異方性エッチングして、ソース，
ドレイン領域に被コンタクト面を露出させた後、該被コ
ンタクト面上に引出し電極を形成する工程と、該工程の
後、上記引出し電極及び第１絶縁膜の上に、第２絶縁膜
を堆積する工程と、該工程の後、上記第１，第２絶縁膜
の合計膜厚分の絶縁膜を異方エッチングして、ゲート電
極側部等の段差部を残して除去し、少なくとも周辺回路
のソース，ドレイン領域を露出させる工程と、該工程の
後、ゲート電極及びその側部に残された第１，第２絶縁
膜をスペーサとして周辺回路の少なくとも１種類のトラ
ンジスタの高濃度ソース、ドレインの不純物を導入し、
ゲート電極にオフセットした濃いソース、ドレインを形
成する工程とを含むようにしたものである。
は、メモリセル部とその周辺回路部とからなる高密度Ｄ
ＲＡＭの製造方法として、メモリセル部及び周辺回路部
において、ＭＯＳトランジスタのゲート電極とその上部
絶縁膜とを形成する工程と、該工程の後、メモリセル部
及び周辺回路部の表面に第１絶縁膜を均一に堆積する工
程と、該工程の後、少なくともメモリセル部の第１絶縁
膜を、ゲート電極の上部絶縁膜及びゲート電極側部の第
１絶縁膜を残すように異方性エッチングして、ソース，
ドレイン領域に被コンタクト面を露出させた後、該被コ
ンタクト面上に引出し電極を形成する工程と、該工程の
後、上記引出し電極及び第１絶縁膜の上に、第２絶縁膜
を堆積する工程と、該工程の後、上記第１，第２絶縁膜
の合計膜厚分の絶縁膜を異方エッチングして、ゲート電
極側部等の段差部を残して除去し、少なくとも周辺回路
のソース，ドレイン領域を露出させる工程と、該工程の
後、ゲート電極及びその側部に残された第１，第２絶縁
膜をスペーサとして周辺回路の少なくとも１種類のトラ
ンジスタの高濃度ソース、ドレインの不純物を導入し、
ゲート電極にオフセットした濃いソース、ドレインを形
成する工程とを含むようにしたものである。
【００１９】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記第１絶縁膜を、その膜厚がメ
モリセル部におけるソースドレインコンタクト部の最小
ゲート間距離の２分の１より小さくなるよう形成するよ
うにしたものである。
項１の発明において、上記第１絶縁膜を、その膜厚がメ
モリセル部におけるソースドレインコンタクト部の最小
ゲート間距離の２分の１より小さくなるよう形成するよ
うにしたものである。
【００２０】請求項３の発明の講じた手段は、上記請求
項１又は２の発明において、上記第２絶縁膜を、上記第
１絶縁膜との合計膜厚がメモリセル部のソースドレイン
コンタクト部の最小ゲート間距離の２分の１より厚くな
るよう形成するようにしたものである。
項１又は２の発明において、上記第２絶縁膜を、上記第
１絶縁膜との合計膜厚がメモリセル部のソースドレイン
コンタクト部の最小ゲート間距離の２分の１より厚くな
るよう形成するようにしたものである。
【００２１】請求項４の発明の講じた手段は、上記請求
項１，２又は３の発明において、上記メモリセル部のゲ
ート電極の上部絶縁膜を、その膜厚が第１絶縁膜の膜厚
の２０％よりも厚くなるよう形成するようにしたもので
ある請求項５の発明の講じた手段は、上記請求項１の発
明において、メモリセル部のソースドレインコンタクト
に対する引出し電極をポリシリコンで構成し、このポリ
シリコン中への不純物導入を、周辺回路部における高濃
度ｎ型ソース、ドレインへの不純物導入と同時に実施す
るようにしたものである。
項１，２又は３の発明において、上記メモリセル部のゲ
ート電極の上部絶縁膜を、その膜厚が第１絶縁膜の膜厚
の２０％よりも厚くなるよう形成するようにしたもので
ある請求項５の発明の講じた手段は、上記請求項１の発
明において、メモリセル部のソースドレインコンタクト
に対する引出し電極をポリシリコンで構成し、このポリ
シリコン中への不純物導入を、周辺回路部における高濃
度ｎ型ソース、ドレインへの不純物導入と同時に実施す
るようにしたものである。
【００２２】請求項６の発明の講じた手段は、メモリセ
ル部とその周辺回路部とからなる高密度ＤＲＡＭとし
て、上記メモリセル部を、半導体基板の表面部に所定距
離を隔てて形成された複数のソース，ドレイン領域と、
半導体基板上の上記各ソース，ドレイン領域間に形成さ
れたゲート電極と、上記各ソース，ドレイン領域上に形
成された引出し電極とを備えたものとする。
ル部とその周辺回路部とからなる高密度ＤＲＡＭとし
て、上記メモリセル部を、半導体基板の表面部に所定距
離を隔てて形成された複数のソース，ドレイン領域と、
半導体基板上の上記各ソース，ドレイン領域間に形成さ
れたゲート電極と、上記各ソース，ドレイン領域上に形
成された引出し電極とを備えたものとする。
【００２３】そして、上記周辺回路部を、半導体基板の
表面部に所定距離を隔てて形成された少なくとも２つの
高濃度不純物拡散領域を含むソース，ドレイン領域と、
半導体基板上の上記ソース，ドレイン領域間に形成され
たゲート電極とを設けるとともに、上記メモリセル部に
おけるゲート電極の側部に、上記引出し電極とゲート電
極との電気的接続を遮断するための第１絶縁膜を設け
る。
表面部に所定距離を隔てて形成された少なくとも２つの
高濃度不純物拡散領域を含むソース，ドレイン領域と、
半導体基板上の上記ソース，ドレイン領域間に形成され
たゲート電極とを設けるとともに、上記メモリセル部に
おけるゲート電極の側部に、上記引出し電極とゲート電
極との電気的接続を遮断するための第１絶縁膜を設け
る。
【００２４】さらに、上記周辺回路部における少なくと
も一つのゲート電極の側部に、上記メモリセル部の第１
絶縁膜と同時に堆積された第１絶縁膜と、その上に堆積
された第２絶縁膜とを設けて、上記第１，第２絶縁膜の
合計膜厚から不純物の拡散距離を減じた値が高濃度不純
物拡散領域のゲート電極からのオフセット長に等しくす
るように構成したものである。
も一つのゲート電極の側部に、上記メモリセル部の第１
絶縁膜と同時に堆積された第１絶縁膜と、その上に堆積
された第２絶縁膜とを設けて、上記第１，第２絶縁膜の
合計膜厚から不純物の拡散距離を減じた値が高濃度不純
物拡散領域のゲート電極からのオフセット長に等しくす
るように構成したものである。
【００２５】請求項７の発明の講じた手段は、上記請求
項６の発明において、上記第１絶縁膜の膜厚を、上記メ
モリセル部におけるソース，ドレインコンタクト部の最
小ゲート間距離の２分の１よりも小さく構成したもので
ある。
項６の発明において、上記第１絶縁膜の膜厚を、上記メ
モリセル部におけるソース，ドレインコンタクト部の最
小ゲート間距離の２分の１よりも小さく構成したもので
ある。
【００２６】請求項８の発明の講じた手段は、上記請求
項７の発明において、上記第１絶縁膜と第２絶縁膜との
合計膜厚を上記メモリセル部におけるソース，ドレイン
コンタクト部の最小ゲート間距離の２分の１よりも大き
く構成したものである。
項７の発明において、上記第１絶縁膜と第２絶縁膜との
合計膜厚を上記メモリセル部におけるソース，ドレイン
コンタクト部の最小ゲート間距離の２分の１よりも大き
く構成したものである。
【００２７】請求項９の発明の講じた手段は、上記請求
項６，７又は８の発明において、上記メモリセル部のゲ
ート電極の上部絶縁膜の膜厚を上記第１絶縁膜の膜厚の
２０％以上厚く構成したものである。
項６，７又は８の発明において、上記メモリセル部のゲ
ート電極の上部絶縁膜の膜厚を上記第１絶縁膜の膜厚の
２０％以上厚く構成したものである。
【００２８】請求項１０の発明の講じた手段は、上記請
求項６の発明において、上記メモリセル部のソース，ド
レイン領域及びチャネル領域を、引出し電極及びその外
周の第２絶縁膜と、ゲート電極及びその外周の第１，第
２絶縁膜とで完全に覆うように構成したものである。
求項６の発明において、上記メモリセル部のソース，ド
レイン領域及びチャネル領域を、引出し電極及びその外
周の第２絶縁膜と、ゲート電極及びその外周の第１，第
２絶縁膜とで完全に覆うように構成したものである。
【００２９】
【作用】以上の製造方法により、請求項１の発明では、
周辺トランジスタの濃いソース，ドレインのオフセット
長を設定するスペーサとなる第１絶縁膜上の第２絶縁膜
が形成されていない状態で、引出し電極が形成されるの
で、この引出し電極を形成するにあたってゲート電極の
側部の第１絶縁膜を絶縁に必要な最低限まで、かつ各ワ
ード線間の間隙を埋めてしまわない程度に薄く形成して
おくことが可能となる。一方、ゲート電極周囲の絶縁性
等のトランジスタに必要な絶縁膜特性は、引き出し電極
形成後に形成される第２絶縁膜と第１絶縁膜とで合わせ
て満たされていればよい。したがって、薄い絶縁膜が必
要なセル内のセルフアライン化コンタクト形成と、厚い
絶縁膜が必要な周辺回路トタンジスタの高濃度ソース、
ドレイン注入用スペーサ形成との両立が極めて容易にか
つ工程の増加なく実現されることになる。
周辺トランジスタの濃いソース，ドレインのオフセット
長を設定するスペーサとなる第１絶縁膜上の第２絶縁膜
が形成されていない状態で、引出し電極が形成されるの
で、この引出し電極を形成するにあたってゲート電極の
側部の第１絶縁膜を絶縁に必要な最低限まで、かつ各ワ
ード線間の間隙を埋めてしまわない程度に薄く形成して
おくことが可能となる。一方、ゲート電極周囲の絶縁性
等のトランジスタに必要な絶縁膜特性は、引き出し電極
形成後に形成される第２絶縁膜と第１絶縁膜とで合わせ
て満たされていればよい。したがって、薄い絶縁膜が必
要なセル内のセルフアライン化コンタクト形成と、厚い
絶縁膜が必要な周辺回路トタンジスタの高濃度ソース、
ドレイン注入用スペーサ形成との両立が極めて容易にか
つ工程の増加なく実現されることになる。
【００３０】請求項２の発明では、上記請求項１の発明
で、第１絶縁膜の膜厚がメモリセル部におけるソースド
レインコンタクト部の最小ゲート間距離の２分の１より
小さく形成されているので、第１絶縁膜を堆積した段階
で異方性エッチングを行う前にすべてのソースドレイン
コンタクト部で引出し電極の形成に必要なスペースが確
保されるので、引出し電極の形成がより円滑に行われる
ことになる。
で、第１絶縁膜の膜厚がメモリセル部におけるソースド
レインコンタクト部の最小ゲート間距離の２分の１より
小さく形成されているので、第１絶縁膜を堆積した段階
で異方性エッチングを行う前にすべてのソースドレイン
コンタクト部で引出し電極の形成に必要なスペースが確
保されるので、引出し電極の形成がより円滑に行われる
ことになる。
【００３１】請求項３の発明では、上記請求項１又は２
の発明で、第１、第２絶縁膜の合計膜厚がメモリセル部
のソースドレインコンタクト部の最小ゲート間距離の２
分の１より厚く形成されているので、周辺回路における
高濃度ソース，ドレイン用不純物導入のためのゲート側
壁スペーサ厚さ適正に確保され、トランジスタ特性が製
造バラツキに対して安定化し信頼性が向上する。
の発明で、第１、第２絶縁膜の合計膜厚がメモリセル部
のソースドレインコンタクト部の最小ゲート間距離の２
分の１より厚く形成されているので、周辺回路における
高濃度ソース，ドレイン用不純物導入のためのゲート側
壁スペーサ厚さ適正に確保され、トランジスタ特性が製
造バラツキに対して安定化し信頼性が向上する。
【００３２】請求項４の発明では、上記請求項１，２又
は３の発明で、ゲート電極の上部絶縁膜の膜厚が第１絶
縁膜の膜厚の２０％よりも厚く形成されているので、引
出し電極形成前の第１絶縁膜の異方性エッチング工程で
１５％までのオーバーエッチングが生じても、上部絶縁
膜の厚みが絶縁状態を確保するのに十分な厚みに保たれ
ることになる。
は３の発明で、ゲート電極の上部絶縁膜の膜厚が第１絶
縁膜の膜厚の２０％よりも厚く形成されているので、引
出し電極形成前の第１絶縁膜の異方性エッチング工程で
１５％までのオーバーエッチングが生じても、上部絶縁
膜の厚みが絶縁状態を確保するのに十分な厚みに保たれ
ることになる。
【００３３】請求項５の発明では、上記請求項１の発明
において、メモリセル部のソースドレインコンタクト部
上の引出し電極を構成するポリシリコン中への不純物導
入と、周辺回路部における高濃度ｎ型ソース、ドレイン
への不純物導入と同時に実施することで、引出し電極形
成時における不純物導入工程が省略され、工程数が低減
することになる。
において、メモリセル部のソースドレインコンタクト部
上の引出し電極を構成するポリシリコン中への不純物導
入と、周辺回路部における高濃度ｎ型ソース、ドレイン
への不純物導入と同時に実施することで、引出し電極形
成時における不純物導入工程が省略され、工程数が低減
することになる。
【００３４】以上の構成により、請求項６の発明では、
メモリセル部のソース，ドレインコンタクト部のゲート
電極側部には第１絶縁膜のみが形成され、その表面上に
引出し電極が形成されているので、第１絶縁膜の膜厚を
小さく設定することで、メモリセル部の各ワード線間に
引出し電極形成のために必要な間隙を確保することが可
能になる。一方、周辺回路部のトランジスタのゲート電
極の側部には、ゲート電極側部の第１絶縁膜と同時に堆
積された第１絶縁膜と、その上に堆積された第２絶縁膜
とが形成されていて、第１，第２絶縁膜の合計膜厚から
不純物の拡散距離を減じた値が高濃度不純物拡散領域の
ゲート電極からのオフセット長に等しいので、第１，第
２絶縁膜が周辺トランジスタの濃いソース，ドレインを
形成するためのスペーサとして機能する。したがって、
メモリセル部のセルフアライン化コンタクトの形成と、
周辺トランジスタの適切なオフセット長の確保とが両立
しうることになる。
メモリセル部のソース，ドレインコンタクト部のゲート
電極側部には第１絶縁膜のみが形成され、その表面上に
引出し電極が形成されているので、第１絶縁膜の膜厚を
小さく設定することで、メモリセル部の各ワード線間に
引出し電極形成のために必要な間隙を確保することが可
能になる。一方、周辺回路部のトランジスタのゲート電
極の側部には、ゲート電極側部の第１絶縁膜と同時に堆
積された第１絶縁膜と、その上に堆積された第２絶縁膜
とが形成されていて、第１，第２絶縁膜の合計膜厚から
不純物の拡散距離を減じた値が高濃度不純物拡散領域の
ゲート電極からのオフセット長に等しいので、第１，第
２絶縁膜が周辺トランジスタの濃いソース，ドレインを
形成するためのスペーサとして機能する。したがって、
メモリセル部のセルフアライン化コンタクトの形成と、
周辺トランジスタの適切なオフセット長の確保とが両立
しうることになる。
【００３５】請求項７の発明では、上記請求項６の発明
において、第１絶縁膜の膜厚がメモリセル部におけるソ
ース，ドレインコンタクト部の最小ゲート間距離の２分
の１よりも小さいので、絶縁膜を堆積した段階で異方性
エッチングを行う前に引出し電極を形成するすべてのゲ
ート電極間に、引出し電極の形成に必要な間隙を確保し
ておくことが可能となる。
において、第１絶縁膜の膜厚がメモリセル部におけるソ
ース，ドレインコンタクト部の最小ゲート間距離の２分
の１よりも小さいので、絶縁膜を堆積した段階で異方性
エッチングを行う前に引出し電極を形成するすべてのゲ
ート電極間に、引出し電極の形成に必要な間隙を確保し
ておくことが可能となる。
【００３６】請求項８の発明では、上記請求項６又は７
の発明において、第１絶縁膜と第２絶縁膜との合計膜厚
がメモリセル部におけるソース，ドレインコンタクト部
の最小ゲート間距離の２分の１よりも大きいので、周辺
回路における高濃度ソース，ドレイン用不純物導入のた
めのゲート側壁スペーサ厚さが適正に確保されることに
なる。
の発明において、第１絶縁膜と第２絶縁膜との合計膜厚
がメモリセル部におけるソース，ドレインコンタクト部
の最小ゲート間距離の２分の１よりも大きいので、周辺
回路における高濃度ソース，ドレイン用不純物導入のた
めのゲート側壁スペーサ厚さが適正に確保されることに
なる。
【００３７】請求項９の発明では、上記請求項６，７又
は８の発明において、メモリセル部のゲート電極の上部
絶縁膜の膜厚が第１絶縁膜の膜厚の２０％よりも厚いの
で、引出し電極形成前の第１絶縁膜の異方性エッチング
工程において１５％までのオーバーエッチングが生じて
も、上部絶縁膜の絶縁機能が良好に維持されることにな
る。
は８の発明において、メモリセル部のゲート電極の上部
絶縁膜の膜厚が第１絶縁膜の膜厚の２０％よりも厚いの
で、引出し電極形成前の第１絶縁膜の異方性エッチング
工程において１５％までのオーバーエッチングが生じて
も、上部絶縁膜の絶縁機能が良好に維持されることにな
る。
【００３８】請求項１０の発明では、上記請求項６の発
明において、メモリセル部のソース，ドレイン領域及び
チャネル領域が、引出し電極及びその外周の第２絶縁膜
と、ゲート電極及びその外周の第１，第２絶縁膜とで完
全に覆われているので、ＤＲＡＭの製造時に、引出し電
極への不純物の導入を最終的に濃いソース，ドレインへ
の不純物導入と同時に行うようにしても、メモリセル部
のソース，ドレイン領域及びチャネル領域に不純物が導
入されることがなく、工程を簡略化しながら、注入欠陥
の発生が防止されることになる。
明において、メモリセル部のソース，ドレイン領域及び
チャネル領域が、引出し電極及びその外周の第２絶縁膜
と、ゲート電極及びその外周の第１，第２絶縁膜とで完
全に覆われているので、ＤＲＡＭの製造時に、引出し電
極への不純物の導入を最終的に濃いソース，ドレインへ
の不純物導入と同時に行うようにしても、メモリセル部
のソース，ドレイン領域及びチャネル領域に不純物が導
入されることがなく、工程を簡略化しながら、注入欠陥
の発生が防止されることになる。
【００３９】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００４０】図１（ａ）〜（ｆ）は本発明の第１実施例
における工程フローを示す工程断面図であって、いずれ
も、左方はメモリセル部の一部を、右方は周辺トランジ
スタ回路の一部を示す。
における工程フローを示す工程断面図であって、いずれ
も、左方はメモリセル部の一部を、右方は周辺トランジ
スタ回路の一部を示す。
【００４１】まず、シリコン基板１にＬＯＣＯＳ法によ
り厚さ３００ｎｍの素子分離２を形成した後、熱酸化に
より厚さ９ｎｍのゲート酸化膜３を形成し、ゲート電極
材料として厚さ１２０ｎｍのポリシリコンを堆積する。
このポリシリコンにＰＯＣｌ３ガスからの熱拡散により
リンを導入して低抵抗化した後、絶縁膜として厚さ１３
０ｎｍのＣＶＤＨＴＯ膜を積層し、この二層膜を同一レ
ジストマスクで引き続いてエッチングしてワード線とな
るゲート電極４、上部絶縁膜５を形成する。さらにゲー
ト電極４、上部絶縁膜５、素子分離２の３つをマスクの
一部としてセル部トランジスタ、周辺回路部のｎトラン
ジスタの低濃度ソース、ドレイン６をヒ素のイオン注入
（Ａｓ，８０ｋｅＶ，３Ｅ１３ｃｍ-2）により形成する
（図１（ａ）参照）。周辺トランジスタ回路はＣＭＯＳ
で構成されるので、上記工程ではｐチャネル部はレジス
トマスクで覆っておく。さらに、ｐチャネルトランジス
タの低濃度ソース、ドレインをつくるためｎチャネル部
をレジストマスクで覆いヒ素のイオン注入（Ａｓ，４０
ｋｅＶ，３Ｅ１３ｃｍ-2）を実施する。
り厚さ３００ｎｍの素子分離２を形成した後、熱酸化に
より厚さ９ｎｍのゲート酸化膜３を形成し、ゲート電極
材料として厚さ１２０ｎｍのポリシリコンを堆積する。
このポリシリコンにＰＯＣｌ３ガスからの熱拡散により
リンを導入して低抵抗化した後、絶縁膜として厚さ１３
０ｎｍのＣＶＤＨＴＯ膜を積層し、この二層膜を同一レ
ジストマスクで引き続いてエッチングしてワード線とな
るゲート電極４、上部絶縁膜５を形成する。さらにゲー
ト電極４、上部絶縁膜５、素子分離２の３つをマスクの
一部としてセル部トランジスタ、周辺回路部のｎトラン
ジスタの低濃度ソース、ドレイン６をヒ素のイオン注入
（Ａｓ，８０ｋｅＶ，３Ｅ１３ｃｍ-2）により形成する
（図１（ａ）参照）。周辺トランジスタ回路はＣＭＯＳ
で構成されるので、上記工程ではｐチャネル部はレジス
トマスクで覆っておく。さらに、ｐチャネルトランジス
タの低濃度ソース、ドレインをつくるためｎチャネル部
をレジストマスクで覆いヒ素のイオン注入（Ａｓ，４０
ｋｅＶ，３Ｅ１３ｃｍ-2）を実施する。
【００４２】次に、各ワード線間の間隙が埋まってしま
わずにコンタクトするのに必要な隙間を確保し、かつ引
出し電極形成後のゲート電極４との絶縁を確保するため
の膜厚を有する第１絶縁膜７として厚さ８０ｎｍのＣＶ
ＤＨＴＯを堆積し、セルフアライン化するコンタクト９
をフォトレジスト８で形成する（図１（ｂ）参照）。
わずにコンタクトするのに必要な隙間を確保し、かつ引
出し電極形成後のゲート電極４との絶縁を確保するため
の膜厚を有する第１絶縁膜７として厚さ８０ｎｍのＣＶ
ＤＨＴＯを堆積し、セルフアライン化するコンタクト９
をフォトレジスト８で形成する（図１（ｂ）参照）。
【００４３】その後、このフォトレジスト８をマスクに
第１絶縁膜７を異方性エッチングし各ゲート電極４間の
底のシリコン面を露出させる。このとき、ゲート電極４
の上部絶縁膜５がオーバーエッチングされてなくなりゲ
ート電極４の一部が現れてはいけないので、上部絶縁膜
５はストッパーとして機能するだけの十分な膜厚が必要
である。既に述べたように、上部絶縁膜５として厚みが
１３０ｎｍのＣＶＤＨＴＯ、絶縁膜７として厚みが８０
ｎｍのＣＶＤＨＴＯを使用すれば、第１絶縁膜７を３０
ｎｍ分オーバーエッチしても上部絶縁膜５は厚さ１００
ｎｍ分確保され、ゲート電極４は余裕をもって絶縁され
る。
第１絶縁膜７を異方性エッチングし各ゲート電極４間の
底のシリコン面を露出させる。このとき、ゲート電極４
の上部絶縁膜５がオーバーエッチングされてなくなりゲ
ート電極４の一部が現れてはいけないので、上部絶縁膜
５はストッパーとして機能するだけの十分な膜厚が必要
である。既に述べたように、上部絶縁膜５として厚みが
１３０ｎｍのＣＶＤＨＴＯ、絶縁膜７として厚みが８０
ｎｍのＣＶＤＨＴＯを使用すれば、第１絶縁膜７を３０
ｎｍ分オーバーエッチしても上部絶縁膜５は厚さ１００
ｎｍ分確保され、ゲート電極４は余裕をもって絶縁され
る。
【００４４】以上のようにしてコンタクトを開口した
後、１００ｎｍのポリシリコン膜１０を堆積し、これに
４０ｋｅＶ，６Ｅ１５ｃｍ-2のヒ素１１をイオン注入に
より導入する（図１（ｃ）参照）。
後、１００ｎｍのポリシリコン膜１０を堆積し、これに
４０ｋｅＶ，６Ｅ１５ｃｍ-2のヒ素１１をイオン注入に
より導入する（図１（ｃ）参照）。
【００４５】次いで、ポリシリコン膜１０をレジストマ
スク１２を用いて異方性エッチングし、所望のパターン
を有する引出し電極１３を形成する（図１（ｄ）参
照）。
スク１２を用いて異方性エッチングし、所望のパターン
を有する引出し電極１３を形成する（図１（ｄ）参
照）。
【００４６】その後、周辺回路トランジスタのゲート電
極と濃いソース、ドレインをオフセットさせるスペーサ
形成のために、第１絶縁膜７とあわせて適切な膜厚にな
るように第２絶縁膜１４を堆積する（図１（ｅ）参
照）。このとき、第１絶縁膜７の厚みが８０ｎｍである
ので、第２絶縁膜１４としてＣＶＤＨＴＯを６０ｎｍの
厚みに堆積すると、両者の合計厚みは１４０ｎｍとなり
スペーサとして適切な膜厚となる。
極と濃いソース、ドレインをオフセットさせるスペーサ
形成のために、第１絶縁膜７とあわせて適切な膜厚にな
るように第２絶縁膜１４を堆積する（図１（ｅ）参
照）。このとき、第１絶縁膜７の厚みが８０ｎｍである
ので、第２絶縁膜１４としてＣＶＤＨＴＯを６０ｎｍの
厚みに堆積すると、両者の合計厚みは１４０ｎｍとなり
スペーサとして適切な膜厚となる。
【００４７】これらの第１，第２絶縁膜７，１４を厚み
１４０ｎｍ分だけ全面異方性エッチングして、周辺トラ
ンジスタ回路のゲート電極４の側部の絶縁膜７，１４を
残してスペーサをつくり、これをマスクの一部として高
濃度ソース、ドレイン１６を形成する不純物２０をイオ
ン注入する（図１（ｆ）参照）。このイオン注入はｎチ
ャネルとｐチャネルで分けて実施され、おのおのＡｓ，
４０ｋｅＶ，６Ｅ１５ｃｍ-2及びＢＦ２，４０ｋｅＶ，
４Ｅ１５ｃｍ-2のイオンを導入するが、反対チャネル側
には不純物２０が注入されないようにレジストマスクで
覆っておく。特に、ｎチャネルの不純物を導入する際に
は、高濃度のヒ素が注入されないように，メモリセル部
をレジスト１５でマスクする。これは、メモリセル部の
ソース，ドレイン６に高濃度のヒ素が注入されると、基
板に結晶欠陥を発生させ、ポーズタイム不良を招くから
である。以上のようにしてセルフアライン化のためのポ
リシリコンからなる引出し電極１３と周辺回路部のトラ
ンジスタが作られる。
１４０ｎｍ分だけ全面異方性エッチングして、周辺トラ
ンジスタ回路のゲート電極４の側部の絶縁膜７，１４を
残してスペーサをつくり、これをマスクの一部として高
濃度ソース、ドレイン１６を形成する不純物２０をイオ
ン注入する（図１（ｆ）参照）。このイオン注入はｎチ
ャネルとｐチャネルで分けて実施され、おのおのＡｓ，
４０ｋｅＶ，６Ｅ１５ｃｍ-2及びＢＦ２，４０ｋｅＶ，
４Ｅ１５ｃｍ-2のイオンを導入するが、反対チャネル側
には不純物２０が注入されないようにレジストマスクで
覆っておく。特に、ｎチャネルの不純物を導入する際に
は、高濃度のヒ素が注入されないように，メモリセル部
をレジスト１５でマスクする。これは、メモリセル部の
ソース，ドレイン６に高濃度のヒ素が注入されると、基
板に結晶欠陥を発生させ、ポーズタイム不良を招くから
である。以上のようにしてセルフアライン化のためのポ
リシリコンからなる引出し電極１３と周辺回路部のトラ
ンジスタが作られる。
【００４８】したがって、上記第１実施例では、周辺回
路部のトランジスタの高濃度ソース，ドレイン１６が形
成される前に、各ワード線（ゲート電極４）間の引出し
電極１３が形成されるので、この引出し電極１３を形成
するにあたってゲート電極４の側部の第１絶縁膜７を絶
縁に必要な最低限まで薄くしておくことが可能となる。
すなわち、従来の製造方法のように、先に周辺回路部の
トランジスタの高濃度ソース，ドレイン１６を形成する
方法では、高濃度ソース，ドレイン１６のゲート電極４
に対するオフセット長ｄｆを確保すべく全体に厚い絶縁
膜を形成する必要があるので、ＤＲＡＭの微細化に応じ
て、各ワード線（ゲート電極４）間の間隙を狭くする
と、厚い絶縁膜のために間隙が埋められ、引出し電極１
３を円滑に設けることが困難であった。
路部のトランジスタの高濃度ソース，ドレイン１６が形
成される前に、各ワード線（ゲート電極４）間の引出し
電極１３が形成されるので、この引出し電極１３を形成
するにあたってゲート電極４の側部の第１絶縁膜７を絶
縁に必要な最低限まで薄くしておくことが可能となる。
すなわち、従来の製造方法のように、先に周辺回路部の
トランジスタの高濃度ソース，ドレイン１６を形成する
方法では、高濃度ソース，ドレイン１６のゲート電極４
に対するオフセット長ｄｆを確保すべく全体に厚い絶縁
膜を形成する必要があるので、ＤＲＡＭの微細化に応じ
て、各ワード線（ゲート電極４）間の間隙を狭くする
と、厚い絶縁膜のために間隙が埋められ、引出し電極１
３を円滑に設けることが困難であった。
【００４９】これに対し、上記第１実施例では、引出し
電極１３の形成前に側部の絶縁を確保するに足る厚み
（例えば８０ｎｍ程度）の第１絶縁膜７を堆積するだけ
でよいので、２５６Ｍクラスのように各ワード線間の間
隙ｄｗが０．２〜０．２５μｍ程度になっても、各ワー
ド線間の間隙が第１絶縁膜７で埋められることはなく、
セルフアラインによるコンタクト形成に必要な引出し電
極１３を円滑に形成することができる。
電極１３の形成前に側部の絶縁を確保するに足る厚み
（例えば８０ｎｍ程度）の第１絶縁膜７を堆積するだけ
でよいので、２５６Ｍクラスのように各ワード線間の間
隙ｄｗが０．２〜０．２５μｍ程度になっても、各ワー
ド線間の間隙が第１絶縁膜７で埋められることはなく、
セルフアラインによるコンタクト形成に必要な引出し電
極１３を円滑に形成することができる。
【００５０】そして、その後、第１絶縁膜７の上に第２
絶縁膜１４を堆積し、各絶縁膜７，１４の合計膜厚から
高濃度不純物の拡散距離を減じた値が高濃度ドレイン，
ソース１６のゲート電極４ｃに対するオフセット長ｄｆ
を決定するスペーサとして必要な厚み（例えば１４０ｎ
ｍ程度）とすることによって、高濃度ソース，ドレイン
１６の形成も円滑に行われることになる。
絶縁膜１４を堆積し、各絶縁膜７，１４の合計膜厚から
高濃度不純物の拡散距離を減じた値が高濃度ドレイン，
ソース１６のゲート電極４ｃに対するオフセット長ｄｆ
を決定するスペーサとして必要な厚み（例えば１４０ｎ
ｍ程度）とすることによって、高濃度ソース，ドレイン
１６の形成も円滑に行われることになる。
【００５１】よって、ＤＲＡＭにおける周辺回路トラン
ジスタの高濃度ソース，ドレイン１６の適切なスペーサ
厚さの確保と、セル部ソースドレインコンタクト用引出
し電極１３形成のセルフアライン化という要求を無理な
く実現することができるのである。
ジスタの高濃度ソース，ドレイン１６の適切なスペーサ
厚さの確保と、セル部ソースドレインコンタクト用引出
し電極１３形成のセルフアライン化という要求を無理な
く実現することができるのである。
【００５２】また、従来法に比べてコンタクトを開口す
る順番が変わるだけで、工程数の増加もない。加えて、
トランジスタの高濃度ソース、ドレイン１６のオフセッ
ト長を設定するスペーサ厚さの設計自由度が広がるの
で、熱処理余裕が増え、ＢＳＰＧのような流動性ガラス
を用いた平坦化を進めることができ、上層配線の歩留ま
り、信頼性を向上できる。さらに、トランジスタ自体も
ショートチャネル効果が抑制でき、特性バラツキを改善
できるなどのメリットが生まれる。
る順番が変わるだけで、工程数の増加もない。加えて、
トランジスタの高濃度ソース、ドレイン１６のオフセッ
ト長を設定するスペーサ厚さの設計自由度が広がるの
で、熱処理余裕が増え、ＢＳＰＧのような流動性ガラス
を用いた平坦化を進めることができ、上層配線の歩留ま
り、信頼性を向上できる。さらに、トランジスタ自体も
ショートチャネル効果が抑制でき、特性バラツキを改善
できるなどのメリットが生まれる。
【００５３】上記第１実施例においては、第１絶縁膜７
の厚みを８０ｎｍとしたが、この厚みは最小ゲート間距
離ｄｗmin （上記実施例におけるワード線間距離ｄｗの
最小値）の２分の１よりも小さく構成することで、異方
性エッチング前にすべてのソースドレインコンタクト部
で引出し電極１３の形成に必要なスペースが確保される
ので、引出し電極１３の形成をゲートに対しセルフアラ
イン的に円滑に行うことができる。
の厚みを８０ｎｍとしたが、この厚みは最小ゲート間距
離ｄｗmin （上記実施例におけるワード線間距離ｄｗの
最小値）の２分の１よりも小さく構成することで、異方
性エッチング前にすべてのソースドレインコンタクト部
で引出し電極１３の形成に必要なスペースが確保される
ので、引出し電極１３の形成をゲートに対しセルフアラ
イン的に円滑に行うことができる。
【００５４】また、第２絶縁膜１４の厚みを、第１絶縁
膜との合計厚みが最小ゲート間距離ｄｗmin の２分の１
以上となるようにすることで、高密度ＤＲＡＭの周辺回
路における少なくとも１種類のトランジスタの高濃度ソ
ース，ドレイン１６のオフセット長ｄｆを設定するスペ
ース厚さを有効に確保でき、トランジスタ特性が製造バ
ラツキに対し安定し信頼性が向上する。
膜との合計厚みが最小ゲート間距離ｄｗmin の２分の１
以上となるようにすることで、高密度ＤＲＡＭの周辺回
路における少なくとも１種類のトランジスタの高濃度ソ
ース，ドレイン１６のオフセット長ｄｆを設定するスペ
ース厚さを有効に確保でき、トランジスタ特性が製造バ
ラツキに対し安定し信頼性が向上する。
【００５５】さらに、ゲート電極４上の上部絶縁膜５の
厚みを第１絶縁膜７の厚みの２０％よりも厚くすること
で、引出し電極１３形成前における第１絶縁膜７の異方
性エッチングに際し、１５％までのオーバーエッチング
が生じても、ゲート電極４と引出し電極１３との絶縁を
余裕をもって確保し得る利点がある。
厚みを第１絶縁膜７の厚みの２０％よりも厚くすること
で、引出し電極１３形成前における第１絶縁膜７の異方
性エッチングに際し、１５％までのオーバーエッチング
が生じても、ゲート電極４と引出し電極１３との絶縁を
余裕をもって確保し得る利点がある。
【００５６】また、各ワード線間の間隙が０．１ミクロ
ンになっても、図１の絶縁膜７の膜厚を０．０３ミクロ
ンにすれば隙間が０．０４ミクロン確保され、上記実施
例で説明したようにしてセルフアライン的に引出し電極
１３を形成できるので、少なくとも４ＧビットＤＲＡＭ
まで容易に形成でき、さらにＤＲＡＭの高密度化を図り
得る。
ンになっても、図１の絶縁膜７の膜厚を０．０３ミクロ
ンにすれば隙間が０．０４ミクロン確保され、上記実施
例で説明したようにしてセルフアライン的に引出し電極
１３を形成できるので、少なくとも４ＧビットＤＲＡＭ
まで容易に形成でき、さらにＤＲＡＭの高密度化を図り
得る。
【００５７】なお、上記第１実施例では、引出し電極１
３をメモリセル部の各ワード線（ゲート電極４）間に設
けたが、本発明はかかる実施例に限定されるものではな
く、ＤＲＡＭの種類等に応じて、周辺回路部にも引出し
電極１３を形成するようにしたものについても適用し得
る。
３をメモリセル部の各ワード線（ゲート電極４）間に設
けたが、本発明はかかる実施例に限定されるものではな
く、ＤＲＡＭの種類等に応じて、周辺回路部にも引出し
電極１３を形成するようにしたものについても適用し得
る。
【００５８】また、上記第１実施例では、ゲート電極４
及びその上部絶縁膜５の形成後引出し電極１３の形成前
に低濃度ソース，ドレイン６をイオン注入により形成し
たが、本発明はかかる実施例に限定されるものではな
く、引出し電極１３の形成後に引出し電極１３を構成す
るポリシリコン中に注入された不純物を、熱処理により
コンタクト面を介してシリコン基板１内に拡散させ、薄
いソース．ドレイン６を形成するようにしてもよい。
及びその上部絶縁膜５の形成後引出し電極１３の形成前
に低濃度ソース，ドレイン６をイオン注入により形成し
たが、本発明はかかる実施例に限定されるものではな
く、引出し電極１３の形成後に引出し電極１３を構成す
るポリシリコン中に注入された不純物を、熱処理により
コンタクト面を介してシリコン基板１内に拡散させ、薄
いソース．ドレイン６を形成するようにしてもよい。
【００５９】次に、本発明の第２実施例について、図２
〜４に基づき説明する。
〜４に基づき説明する。
【００６０】第２実施例は、以下に述べる部分以外は全
て、上記第１実施例と同じである。すなわち、 １）第１実施例において図１（ｃ）の工程で行った引出
し電極１３を構成するポリシリコン中への不純物導入を
せずに、図１（ｆ）での高濃度ソース、ドレイン１６の
形成時にメモリセル部を覆ったレジスト１５をなくし、
高濃度ｎ型ソース、ドレイン１６の形成と同時にメモリ
セル部の引出し電極１３に不純物を導入すること ２）メモリセル部の各レイヤが後に説明されるようにレ
イアウトされていること、 の２点である。
て、上記第１実施例と同じである。すなわち、 １）第１実施例において図１（ｃ）の工程で行った引出
し電極１３を構成するポリシリコン中への不純物導入を
せずに、図１（ｆ）での高濃度ソース、ドレイン１６の
形成時にメモリセル部を覆ったレジスト１５をなくし、
高濃度ｎ型ソース、ドレイン１６の形成と同時にメモリ
セル部の引出し電極１３に不純物を導入すること ２）メモリセル部の各レイヤが後に説明されるようにレ
イアウトされていること、 の２点である。
【００６１】上記１）の特徴について、図２（ａ）〜
（ｆ）の工程断面図に基づき説明する。図２（ａ）、
（ｂ）までは上記第１実施例における図１（ａ）、
（ｂ）までと全く同じ工程である。図２（ｃ）もポリシ
リコンの堆積までは第１実施例の図１（ｃ）と同じであ
るが、第１実施例で実施した引出し電極１３を構成する
ポリシリコン中へのヒ素の不純物導入を、ここでは実施
しない。また、図２（ｄ）、（ｅ）の工程は，上記第１
実施例における図１（ｄ）、（ｅ）の工程と全く同一で
ある。図２（ｆ）の工程もゲート電極４の側部に第１，
第２絶縁膜７，１４によるスペーサを形成するところま
では、第１実施例と同様であるが、最後のｎチャネルト
ランジスタ高濃度ソース、ドレイン１６形成のための不
純物２０の注入時にメモリセル部のポリシリコン電極１
３へも不純物２０を注入する。したがって、第１実施例
においては、メモリセル部を覆うレジストマスク１５を
使用したが、本工程では、覆わないレジストマスク（図
示せず）を使用すればよい。
（ｆ）の工程断面図に基づき説明する。図２（ａ）、
（ｂ）までは上記第１実施例における図１（ａ）、
（ｂ）までと全く同じ工程である。図２（ｃ）もポリシ
リコンの堆積までは第１実施例の図１（ｃ）と同じであ
るが、第１実施例で実施した引出し電極１３を構成する
ポリシリコン中へのヒ素の不純物導入を、ここでは実施
しない。また、図２（ｄ）、（ｅ）の工程は，上記第１
実施例における図１（ｄ）、（ｅ）の工程と全く同一で
ある。図２（ｆ）の工程もゲート電極４の側部に第１，
第２絶縁膜７，１４によるスペーサを形成するところま
では、第１実施例と同様であるが、最後のｎチャネルト
ランジスタ高濃度ソース、ドレイン１６形成のための不
純物２０の注入時にメモリセル部のポリシリコン電極１
３へも不純物２０を注入する。したがって、第１実施例
においては、メモリセル部を覆うレジストマスク１５を
使用したが、本工程では、覆わないレジストマスク（図
示せず）を使用すればよい。
【００６２】この方法であれば、高濃度ソース，ドレイ
ン１６の形成のための不純物１１とメモリセルの引出し
電極１３のポリシリコンへの不純物２０とを同時に済ま
せることができるので、第１実施例より工程数を低減す
ることができる。
ン１６の形成のための不純物１１とメモリセルの引出し
電極１３のポリシリコンへの不純物２０とを同時に済ま
せることができるので、第１実施例より工程数を低減す
ることができる。
【００６３】次に、上記２）の条件について、図３に基
づき詳しく説明する。図３（ａ）は、パターンレイアウ
トの平面図であり、上述の図２（ａ）〜（ｆ）の工程を
経ている。また、図３（ｂ）は、図３（ａ）のＡ−Ａ線
における断面構造を示す。すなわち、メモリセル部の基
板活性領域１７は、ポリシリコンからなる引出し電極１
３及びその外周に残る第２絶縁膜１４と、ゲート電極４
及びその外周に残る第１，第２絶縁膜７，１４とによっ
て、完全に覆われるように構成されている。
づき詳しく説明する。図３（ａ）は、パターンレイアウ
トの平面図であり、上述の図２（ａ）〜（ｆ）の工程を
経ている。また、図３（ｂ）は、図３（ａ）のＡ−Ａ線
における断面構造を示す。すなわち、メモリセル部の基
板活性領域１７は、ポリシリコンからなる引出し電極１
３及びその外周に残る第２絶縁膜１４と、ゲート電極４
及びその外周に残る第１，第２絶縁膜７，１４とによっ
て、完全に覆われるように構成されている。
【００６４】このようにすれば、上記図２（ｆ）の工程
において、高濃度ソース、ドレイン１６の形成のための
不純物導入と引出し電極１３への不純物導入とを同時に
行う際に、メモリセル部の基板活性領域１７が表面に現
れていないので、メモリセル部の基板活性領域１７に不
純物が注入されることがない。すなわち、メモリセル部
において、注入欠陥によるポーズタイム不良を招くこと
がなく、図２の手順で製造される高密度ＤＲＡＭの信頼
性の向上を図ることができる。
において、高濃度ソース、ドレイン１６の形成のための
不純物導入と引出し電極１３への不純物導入とを同時に
行う際に、メモリセル部の基板活性領域１７が表面に現
れていないので、メモリセル部の基板活性領域１７に不
純物が注入されることがない。すなわち、メモリセル部
において、注入欠陥によるポーズタイム不良を招くこと
がなく、図２の手順で製造される高密度ＤＲＡＭの信頼
性の向上を図ることができる。
【００６５】ここで、上記各ワード線（ゲート電極４）
間の間隙のコンタクト９上に形成される引出し電極１３
は、ビット線との接続を行うものであっても、容量蓄積
電極との接続を行うものであってもいずれでもよい。図
４は、上記第２実施例の変形例を示し、高密度ＤＲＡＭ
セルによく用いられるパターンレイアウトを示す。この
例では、最終的に、中央のコンタクト９ｂがビット線、
両側のコンタクト９ａ，９ｃが容量蓄積電極につながる
構造となる。このようにレイアウトすれば、実際のメモ
リセル部において、メモリセル部の基板活性領域１７
が、ゲート電極４及びその外周に残る第１絶縁膜７と、
ポリシリコンの引出し電極１３及びその外周に残る第
１，第２絶縁膜７，１４とで完全に覆われる。このよう
に構成しても、上記第２実施例と同様の効果を発揮する
ことができる。
間の間隙のコンタクト９上に形成される引出し電極１３
は、ビット線との接続を行うものであっても、容量蓄積
電極との接続を行うものであってもいずれでもよい。図
４は、上記第２実施例の変形例を示し、高密度ＤＲＡＭ
セルによく用いられるパターンレイアウトを示す。この
例では、最終的に、中央のコンタクト９ｂがビット線、
両側のコンタクト９ａ，９ｃが容量蓄積電極につながる
構造となる。このようにレイアウトすれば、実際のメモ
リセル部において、メモリセル部の基板活性領域１７
が、ゲート電極４及びその外周に残る第１絶縁膜７と、
ポリシリコンの引出し電極１３及びその外周に残る第
１，第２絶縁膜７，１４とで完全に覆われる。このよう
に構成しても、上記第２実施例と同様の効果を発揮する
ことができる。
【００６６】なお、本発明で形成したポリシリコンの引
出し電極１３はそのまま容量蓄積電極として使用するこ
とも可能である。また、ポリシリコン並みに他の配線材
料の加工が容易ならば、それらの材料でポリシリコンを
置き換えてもよく、それらの電極をそのまま配線として
用いてもよい。さらに、本工程を周辺回路のセルフアラ
インコンタクトとして使用してもよい。
出し電極１３はそのまま容量蓄積電極として使用するこ
とも可能である。また、ポリシリコン並みに他の配線材
料の加工が容易ならば、それらの材料でポリシリコンを
置き換えてもよく、それらの電極をそのまま配線として
用いてもよい。さらに、本工程を周辺回路のセルフアラ
インコンタクトとして使用してもよい。
【００６７】
【発明の効果】以上説明したように、請求項１の発明に
よれば、メモリセル部とその周辺回路部とからなる高密
度ＤＲＡＭの製造方法として、ＭＯＳトランジスタのゲ
ート電極とその上部絶縁膜とを形成した後、第１絶縁膜
を堆積し、異方性エッチングしてゲート電極の側部の第
１絶縁膜を残した状態で、ソースドレインコンタクト部
に引出し電極を形成し、その後、第２絶縁膜を堆積し、
異方性エッチング後にゲート電極の側部に残る第１，第
２絶縁膜をスペーサとして、周辺回路でトランジスタの
高濃度ソース、ドレインを不純物導入により形成するよ
うにしたので、ＤＲＡＭのメモリセル部のセルフアライ
ン化コンタクトの形成と、周辺トランジスタの濃いソー
ス，ドレイン注入スペーサの形成が、双方に無理なく、
かつ工程の増加なく実現され、その結果、より高密度な
ＤＲＡＭの実現およびその高歩留まり化を図ることがで
きる。
よれば、メモリセル部とその周辺回路部とからなる高密
度ＤＲＡＭの製造方法として、ＭＯＳトランジスタのゲ
ート電極とその上部絶縁膜とを形成した後、第１絶縁膜
を堆積し、異方性エッチングしてゲート電極の側部の第
１絶縁膜を残した状態で、ソースドレインコンタクト部
に引出し電極を形成し、その後、第２絶縁膜を堆積し、
異方性エッチング後にゲート電極の側部に残る第１，第
２絶縁膜をスペーサとして、周辺回路でトランジスタの
高濃度ソース、ドレインを不純物導入により形成するよ
うにしたので、ＤＲＡＭのメモリセル部のセルフアライ
ン化コンタクトの形成と、周辺トランジスタの濃いソー
ス，ドレイン注入スペーサの形成が、双方に無理なく、
かつ工程の増加なく実現され、その結果、より高密度な
ＤＲＡＭの実現およびその高歩留まり化を図ることがで
きる。
【００６８】請求項２の発明によれば、上記請求項１の
発明において、第１絶縁膜を、その膜厚がメモリセル部
におけるソースドレインコンタクト部の最小ゲート間距
離の２分の１より小さくなるよう形成したので、絶縁膜
を堆積した段階で異方性エッチングを行う前にゲート電
極間に所定の間隙が確保され、異方性エッチングの条件
を緩やかに設定することができ、よって、引出し電極の
形成をより円滑に行うことができる。
発明において、第１絶縁膜を、その膜厚がメモリセル部
におけるソースドレインコンタクト部の最小ゲート間距
離の２分の１より小さくなるよう形成したので、絶縁膜
を堆積した段階で異方性エッチングを行う前にゲート電
極間に所定の間隙が確保され、異方性エッチングの条件
を緩やかに設定することができ、よって、引出し電極の
形成をより円滑に行うことができる。
【００６９】請求項３の発明によれば、上記請求項１ま
たは２の発明において、第２絶縁膜を、第１絶縁膜との
合計膜厚がメモリセル部のソースドレインコンタクト部
の最小ゲート間距離の２分の１より厚くなるよう形成し
たので、周辺回路における高濃度ソース，ドレインの注
入スペーサ厚さが適正に確保され、製造の安定化と信頼
性の向上とを図ることができる。
たは２の発明において、第２絶縁膜を、第１絶縁膜との
合計膜厚がメモリセル部のソースドレインコンタクト部
の最小ゲート間距離の２分の１より厚くなるよう形成し
たので、周辺回路における高濃度ソース，ドレインの注
入スペーサ厚さが適正に確保され、製造の安定化と信頼
性の向上とを図ることができる。
【００７０】請求項４の発明によれば、上記請求項１，
２又は３の発明において、メモリセル部のゲート電極の
上部絶縁膜を、その膜厚が第１絶縁膜の膜厚の２０％よ
りも厚くなるよう形成したので、引出し電極形成前の第
１絶縁膜の異方性エッチング工程で１５％までのオーバ
ーエッチングによる絶縁性の悪化を有効に防止すること
ができ、加工マージンの向上を図ることができる。
２又は３の発明において、メモリセル部のゲート電極の
上部絶縁膜を、その膜厚が第１絶縁膜の膜厚の２０％よ
りも厚くなるよう形成したので、引出し電極形成前の第
１絶縁膜の異方性エッチング工程で１５％までのオーバ
ーエッチングによる絶縁性の悪化を有効に防止すること
ができ、加工マージンの向上を図ることができる。
【００７１】請求項５の発明によれば、上記請求項１の
発明において、メモリセル部のソースドレインコンタク
ト部上の引出し電極をポリシリコンで構成し、このポリ
シリコン中への不純物導入を、周辺回路部における高濃
度ｎ型ソース、ドレインへの不純物導入と同時に実施す
るようにしたので、工程数の低減を図ることができる。
発明において、メモリセル部のソースドレインコンタク
ト部上の引出し電極をポリシリコンで構成し、このポリ
シリコン中への不純物導入を、周辺回路部における高濃
度ｎ型ソース、ドレインへの不純物導入と同時に実施す
るようにしたので、工程数の低減を図ることができる。
【００７２】請求項６の発明によれば、メモリセル部と
その周辺回路部とからなる高密度ＤＲＡＭとして、メモ
リセル部のゲート電極の側部に引出し電極とゲート電極
との電気的接続を遮断するための第１絶縁膜を設ける一
方、周辺回路部のゲート電極の側部に、メモリセル部の
第１絶縁膜と同時に堆積された第１絶縁膜と、その上に
堆積された第２絶縁膜とを形成し、第１，第２絶縁膜の
合計膜厚から不純物の拡散距離を減じた値が高濃度不純
物拡散領域のゲート電極からのオフセット長に等しくな
るように構成したので、メモリセル部のセルフアライン
化コンタクトの形成と、周辺トランジスタの適切なオフ
セット長の確保とを両立しうる高密度ＤＲＡＭを提供す
ることができる。
その周辺回路部とからなる高密度ＤＲＡＭとして、メモ
リセル部のゲート電極の側部に引出し電極とゲート電極
との電気的接続を遮断するための第１絶縁膜を設ける一
方、周辺回路部のゲート電極の側部に、メモリセル部の
第１絶縁膜と同時に堆積された第１絶縁膜と、その上に
堆積された第２絶縁膜とを形成し、第１，第２絶縁膜の
合計膜厚から不純物の拡散距離を減じた値が高濃度不純
物拡散領域のゲート電極からのオフセット長に等しくな
るように構成したので、メモリセル部のセルフアライン
化コンタクトの形成と、周辺トランジスタの適切なオフ
セット長の確保とを両立しうる高密度ＤＲＡＭを提供す
ることができる。
【００７３】請求項７の発明によれば、上記請求項６の
発明において、第１絶縁膜の膜厚を、メモリセル部にお
けるソース，ドレインコンタクト部の最小ゲート間距離
の２分の１よりも小さくなるように構成したので、絶縁
膜を堆積した段階で異方性エッチングを行う前にゲート
電極間に所定の間隙を確保することが可能となり、引出
し電極の形成をより円滑に行うことができる。
発明において、第１絶縁膜の膜厚を、メモリセル部にお
けるソース，ドレインコンタクト部の最小ゲート間距離
の２分の１よりも小さくなるように構成したので、絶縁
膜を堆積した段階で異方性エッチングを行う前にゲート
電極間に所定の間隙を確保することが可能となり、引出
し電極の形成をより円滑に行うことができる。
【００７４】請求項８の発明によれば、上記請求項６又
は７の発明において、第１絶縁膜と第２絶縁膜との合計
膜厚をメモリセル部におけるソース，ドレインコンタク
ト部の最小ゲート間距離の２分の１よりも大きく構成し
たので、周辺回路における高濃度ソース，ドレイン用不
純物のためのゲート側壁スペーサ厚さを適正に確保する
ことができ、製造の安定化と信頼性の向上とを図ること
ができる。
は７の発明において、第１絶縁膜と第２絶縁膜との合計
膜厚をメモリセル部におけるソース，ドレインコンタク
ト部の最小ゲート間距離の２分の１よりも大きく構成し
たので、周辺回路における高濃度ソース，ドレイン用不
純物のためのゲート側壁スペーサ厚さを適正に確保する
ことができ、製造の安定化と信頼性の向上とを図ること
ができる。
【００７５】請求項９の発明によれば、上記請求項６，
７又は８の発明において、メモリセル部のゲート電極の
上部絶縁膜の膜厚を第１絶縁膜の膜厚の２０％よりも厚
くしたので、引出し電極形成前の第１絶縁膜の異方性エ
ッチング工程で１５％までのオーバーエッチングによる
絶縁性の悪化を有効に防止することができ、信頼性の向
上を図ることができる。
７又は８の発明において、メモリセル部のゲート電極の
上部絶縁膜の膜厚を第１絶縁膜の膜厚の２０％よりも厚
くしたので、引出し電極形成前の第１絶縁膜の異方性エ
ッチング工程で１５％までのオーバーエッチングによる
絶縁性の悪化を有効に防止することができ、信頼性の向
上を図ることができる。
【００７６】請求項１０の発明によれば、上記請求項６
の発明において、メモリセル部のソースドレイン領域及
びチャネル領域を、引出し電極及びその外周の第２絶縁
膜と、ゲート電極及びその外周の第１，第２絶縁膜とで
完全に覆うように構成したので、最終的にポリシリコン
の引出し電極と濃いソース，ドレインとへの不純物導入
を同時に行うようにしても、メモリセル部のソースドレ
イン領域に不純物が導入されることがなく、よって、工
程の簡略化を図りつつ、注入欠陥の発生を有効に防止す
ることができる。
の発明において、メモリセル部のソースドレイン領域及
びチャネル領域を、引出し電極及びその外周の第２絶縁
膜と、ゲート電極及びその外周の第１，第２絶縁膜とで
完全に覆うように構成したので、最終的にポリシリコン
の引出し電極と濃いソース，ドレインとへの不純物導入
を同時に行うようにしても、メモリセル部のソースドレ
イン領域に不純物が導入されることがなく、よって、工
程の簡略化を図りつつ、注入欠陥の発生を有効に防止す
ることができる。
【図１】第１実施例に係るＤＲＡＭの製造工程を示す工
程断面図である。
程断面図である。
【図２】第２実施例に係るＤＲＡＭの製造工程を示す工
程断面図である。
程断面図である。
【図３】第２実施例に係るメモリセル部の構造を示す平
面図及び断面図である。
面図及び断面図である。
【図４】第２実施例の変形例に係るメモリセル部の構造
を示す平面図である。
を示す平面図である。
【図５】従来のＤＲＡＭの製造工程を示す工程断面図で
ある。
ある。
【図６】比較的微細化された場合における従来方法の問
題点を示す工程断面図である。
題点を示す工程断面図である。
１ シリコン基板 ２ 素子分離 ３ ゲート酸化膜 ４ ゲート電極 ５ 上部絶縁膜 ６ 低濃度ソース、ドレイン ７ 第１絶縁膜 ８ レジストマスク ９ コンタクト １０ ポリシリコン膜 １１ 不純物 １２ レジストマスク １３ 引出し電極 １４ 第２絶縁膜 １５ レジストマスク １６ 高濃度ソース、ドレイン １７ 基板活性領域 １８ ゲート電極 ２０ 不純物
【手続補正書】
【提出日】平成６年１月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次に、適切な膜厚の第１絶縁膜７を堆積し
た後（図５（ｂ）参照）、ゲート電極４の側部の第１絶
縁膜７を残すように全面異方性エッチングし、この側部
の第１絶縁膜７をマスクの一部として不純物２０をイオ
ン注入して、高濃度ソース、ドレイン１６を形成する
（図５（ｃ）参照）。つまり、上記第１絶縁膜７はトラ
ンジスタのオフセット長ｄｆを設定するためのスペーサ
として機能している。ここで、高濃度ソース，ドレイン
は不純物が１０20以上導入された領域と定義し、ゲート
端からこの領域までの長さをオフセット長ｄｆと定義す
る。このような定義の下で、オフセット長ｄｆはトラン
ジスタの信頼性，ショートチャネル効果等に影響を与え
る。これらを良好に保つためには、製造上許諾しうる限
界的に短い熱処理の下ですら、スペーサとして１２０ｎ
ｍ以上の厚みが要求されるのである。
た後（図５（ｂ）参照）、ゲート電極４の側部の第１絶
縁膜７を残すように全面異方性エッチングし、この側部
の第１絶縁膜７をマスクの一部として不純物２０をイオ
ン注入して、高濃度ソース、ドレイン１６を形成する
（図５（ｃ）参照）。つまり、上記第１絶縁膜７はトラ
ンジスタのオフセット長ｄｆを設定するためのスペーサ
として機能している。ここで、高濃度ソース，ドレイン
は不純物が１０20以上導入された領域と定義し、ゲート
端からこの領域までの長さをオフセット長ｄｆと定義す
る。このような定義の下で、オフセット長ｄｆはトラン
ジスタの信頼性，ショートチャネル効果等に影響を与え
る。これらを良好に保つためには、製造上許諾しうる限
界的に短い熱処理の下ですら、スペーサとして１２０ｎ
ｍ以上の厚みが要求されるのである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】まず、シリコン基板１にＬＯＣＯＳ法によ
り厚さ３００ｎｍの素子分離２を形成した後、熱酸化に
より厚さ９ｎｍのゲート酸化膜３を形成し、ゲート電極
材料として厚さ１２０ｎｍのポリシリコンを堆積する。
このポリシリコンにＰＯＣｌ３ガスからの熱拡散により
リンを導入して低抵抗化した後、絶縁膜として厚さ１３
０ｎｍのＣＶＤＨＴＯ膜を積層し、この二層膜を同一レ
ジストマスクで引き続いてエッチングしてワード線とな
るゲート電極４、上部絶縁膜５を形成する。さらにゲー
ト電極４、上部絶縁膜５、素子分離２の３つをマスクの
一部としてセル部トランジスタ、周辺回路部のｎトラン
ジスタの低濃度ソース、ドレイン６をヒ素のイオン注入
（Ａｓ，８０ｋｅＶ，３Ｅ１３ｃｍ-2）により形成する
（図１（ａ）参照）。周辺トランジスタ回路はＣＭＯＳ
で構成されるので、上記工程ではｐチャネル部はレジス
トマスクで覆っておく。さらに、ｐチャネルトランジス
タの低濃度ソース、ドレインをつくるためｎチャネル部
をレジストマスクで覆い２フッ化ボロンのイオン注入
（ＢＦ2 ，４０ｋｅＶ，３Ｅ１３ｃｍ-2）を実施する。
り厚さ３００ｎｍの素子分離２を形成した後、熱酸化に
より厚さ９ｎｍのゲート酸化膜３を形成し、ゲート電極
材料として厚さ１２０ｎｍのポリシリコンを堆積する。
このポリシリコンにＰＯＣｌ３ガスからの熱拡散により
リンを導入して低抵抗化した後、絶縁膜として厚さ１３
０ｎｍのＣＶＤＨＴＯ膜を積層し、この二層膜を同一レ
ジストマスクで引き続いてエッチングしてワード線とな
るゲート電極４、上部絶縁膜５を形成する。さらにゲー
ト電極４、上部絶縁膜５、素子分離２の３つをマスクの
一部としてセル部トランジスタ、周辺回路部のｎトラン
ジスタの低濃度ソース、ドレイン６をヒ素のイオン注入
（Ａｓ，８０ｋｅＶ，３Ｅ１３ｃｍ-2）により形成する
（図１（ａ）参照）。周辺トランジスタ回路はＣＭＯＳ
で構成されるので、上記工程ではｐチャネル部はレジス
トマスクで覆っておく。さらに、ｐチャネルトランジス
タの低濃度ソース、ドレインをつくるためｎチャネル部
をレジストマスクで覆い２フッ化ボロンのイオン注入
（ＢＦ2 ，４０ｋｅＶ，３Ｅ１３ｃｍ-2）を実施する。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (10)
- 【請求項１】 メモリセル部とその周辺回路部とからな
る高密度ＤＲＡＭの製造方法であって、 メモリセル部及び周辺回路部において、ＭＯＳトランジ
スタのゲート電極とその上部絶縁膜とを形成する工程
と、 該工程の後、メモリセル部及び周辺回路部の表面に第１
絶縁膜を均一に堆積する工程と、 該工程の後、少なくともメモリセル部の第１絶縁膜を、
ゲート電極の上部絶縁膜及びゲート電極側部の第１絶縁
膜を残すように異方性エッチングして、ソース，ドレイ
ン領域に被コンタクト面を露出させた後、該被コンタク
ト面上に引出し電極を形成する工程と、 該工程の後、上記引出し電極及び第１絶縁膜の上に、第
２絶縁膜を堆積する工程と、 該工程の後、上記第１，第２絶縁膜の合計膜厚分の絶縁
膜を異方性エッチングして、ゲート電極側部等の段差部
を残して除去し、少なくとも周辺回路のソース，ドレイ
ン領域を露出させる工程と、 該工程の後、ゲート電極及びその側部に残された第１，
第２絶縁膜をマスクの一部もしくは全部として周辺回路
の少なくとも１種類のトランジスタの高濃度ソース、ド
レインの不純物を導入し、濃いソース、ドレインを形成
する工程とを含むことを特徴とする高密度ＤＲＡＭの製
造方法。 - 【請求項２】 請求項１記載の高密度ＤＲＡＭの製造方
法において、 上記第１絶縁膜は、その膜厚がメモリセル部におけるソ
ースドレインコンタクト部の最小ゲート間距離の２分の
１より小さくなるよう形成されることを特徴とする高密
度ＤＲＡＭの製造方法。 - 【請求項３】 請求項１又は２記載の高密度ＤＲＡＭの
製造方法において、 上記第２絶縁膜は、上記第１絶縁膜との合計膜厚がメモ
リセル部のソースドレインコンタクト部の最小ゲート間
距離の２分の１より厚くなるよう形成されることを特徴
とする高密度ＤＲＡＭの製造方法。 - 【請求項４】 請求項１，２又は３記載の高密度ＤＲＡ
Ｍの製造方法において、 上記メモリセル部のゲート電極の上部絶縁膜は、その膜
厚が第１絶縁膜の膜厚の２０％よりも厚くなるよう形成
されることを特徴とする高密度ＤＲＡＭの製造方法。 - 【請求項５】 請求項１記載の高密度ＤＲＡＭの製造方
法において、 メモリセル部のソースドレインコンタクト上の引出し電
極をポリシリコンで構成し、 このポリシリコン中への不純物導入を、周辺回路部にお
ける高濃度ｎ型ソース、ドレインへの不純物導入と同時
に実施することを特徴とする高密度ＤＲＡＭの製造方
法。 - 【請求項６】 メモリセル部とその周辺回路部とからな
る高密度ＤＲＡＭであって、 上記メモリセル部は、半導体基板の表面部に所定距離を
隔てて形成された複数のソース，ドレイン領域と、半導
体基板上の上記各ソース，ドレイン領域間に形成された
ゲート電極と、上記各ソース，ドレイン領域に対して形
成された引出し電極とを備え、 上記周辺回路部は、半導体基板の表面部に所定距離を隔
てて形成された少なくとも２つの高濃度不純物拡散領域
と、半導体基板上の上記高濃度不純物拡散領域間に形成
されたゲート電極とを備えるとともに、 上記メモリセル部におけるゲート電極の側部には、上記
引出し電極とゲート電極との電気的接続を遮断するため
の第１絶縁膜が形成されており、 上記周辺回路部における少なくとも一つのゲート電極の
側部には、上記メモリセル部の第１絶縁膜と同時に堆積
された第１絶縁膜と、その上に堆積された第２絶縁膜と
が形成され、上記第１，第２絶縁膜の合計膜厚から不純
物の拡散距離を減じた値が高濃度不純物拡散領域のゲー
ト電極からのオフセット長に等しいことを特徴とする高
密度ＤＲＡＭ。 - 【請求項７】 請求項６記載の高密度ＤＲＡＭにおい
て、 上記第１絶縁膜の膜厚は、上記メモリセル部におけるソ
ース，ドレインコンタクト部の最小ゲート間距離の２分
の１よりも小さいことを特徴とする高密度ＤＲＡＭ。 - 【請求項８】 請求項６又は７記載の高密度ＤＲＡＭに
おいて、 上記第１絶縁膜と第２絶縁膜との合計膜厚は上記メモリ
セル部におけるソース，ドレインコンタクト部の最小ゲ
ート間距離の２分の１よりも大きいことを特徴とする高
密度ＤＲＡＭ。 - 【請求項９】 請求項６，７又は８記載の高密度ＤＲＡ
Ｍにおいて、 上記メモリセル部のゲート電極の上部絶縁膜の膜厚は上
記第１絶縁膜の膜厚の２０％よりも厚いことを特徴とす
る高密度ＤＲＡＭ。 - 【請求項１０】 請求項６記載の高密度ＤＲＡＭにおい
て、 上記メモリセル部のソース，ドレイン領域及びチャネル
領域が、引出し電極及びその外周の第２絶縁膜と、ゲー
ト電極及びその外周の第１，第２絶縁膜とで完全に覆わ
れていることを特徴とする高密度ＤＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4323361A JPH06177349A (ja) | 1992-12-02 | 1992-12-02 | 高密度ｄｒａｍの製造方法および高密度ｄｒａｍ |
| US08/912,686 US5856219A (en) | 1992-12-02 | 1997-08-18 | Method of fabricating a high-density dynamic random-access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4323361A JPH06177349A (ja) | 1992-12-02 | 1992-12-02 | 高密度ｄｒａｍの製造方法および高密度ｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177349A true JPH06177349A (ja) | 1994-06-24 |
Family
ID=18153923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4323361A Withdrawn JPH06177349A (ja) | 1992-12-02 | 1992-12-02 | 高密度ｄｒａｍの製造方法および高密度ｄｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5856219A (ja) |
| JP (1) | JPH06177349A (ja) |
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| US6153476A (en) * | 1997-02-27 | 2000-11-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| KR100306259B1 (ko) * | 1998-10-29 | 2001-11-02 | 니시가키 코지 | 반도체 기억장치 및 그 제조방법 |
| US6551882B2 (en) | 1998-12-21 | 2003-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method permitting suppression of leak current through the PN junction |
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| JP2010272885A (ja) * | 2000-03-01 | 2010-12-02 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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| US7064376B2 (en) * | 1996-05-24 | 2006-06-20 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
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