KR100362934B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본발명은 반도체소자의 제조방법에 관한 것으로서, 폴리사이드 구조의 게이트전극과 비트선을 사용하는 반도체 소자에서 비트선 콘택홀 측벽의 스페이서를 산화막과 질화막의 이중막으로 형성하였으므로, 비트선용 다결정실리콘층 증착전 주변 회로 지역에서 노출된 게이트전극 상부의 층간절연막의 전세척 공정시 셀 어레이 지역에서 노출된 비트선 콘택홀 측벽의 스페이서의 손실을 방지하여 게이트전극과 비트선간의 단락를 방지하며, 콘택 저항을 감소시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
본발명은 반도체소자의 제조방법에 관한 것으로서, 특히 소자의 동작 속도를 증가시키고, 저항을 감소시키기 위하여 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트전극을 폴리사이드 구조로 형성할 때 비트선 콘택홀의 내측벽에 형성되는 절연 스페이서를 산화막과 질화막의 이중 구조로 형성하여 주변 회로 영역에서의 게이트전극과 비트선 콘택 형성시 셀 영역에서의 게이트전극과 비트선 간의 단락을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화되어 감에 따라 MOSFET의 게이트전극도 폭이 줄어들고 있으나, 게이트전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류 구동 능력이며, 이를 고려하여 MOSFET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOSFET는 게이트전극으로 불순물이 도핑된 폴리실리콘층을 사용하고, 소오스/드레인전극은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트전극의 면저항은 약 30∼70Ω/□ 정도이며, 소오스/드레인전극의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□ 정도이며, 게이트전극이나 소오스/드레인전극 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/□ 정도이다.
이와 같이 게이트전극과 소오스/드레인전극의 높은 면저항 및 콘택 저항을감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속 막 증착 방법으로 게이트전극과 소오스/드레인전극의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류 구동 능력을 증가시켰다.
예를들어 Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인전극의 면저항을 약 5Ω/□, 콘택 저항은 콘택당 약 3Ω/□ 이하로 현저하게 감소되어 MOSFET의 전류 구동 능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.
따라서 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속 동작이 요구되는 로직 소자에서는 게이트전극과 소오스/드레인전극의 표면에 실리사이드층을 형성하여 면저항을 낮추어 줄 필요성이 증가되고 있다.
종래 기술에 따른 MOSFET의 제조방법을 살펴보면 다음과 같다. 먼저, 반도체기판상에 게이트산화막을 형성하고, 상기 게이트산화막 상에 일련의 게이트전극을 폴리사이드(polyacid) 구조인 다결정실리콘층과 금속, 예를들어 텅스텐 실리사이드막(WSix) 패턴이 중첩되어 있는 구조로 형성한 후, 상기 게이트전극 양측의 반도체기판에 저 농도 불순물 영역을 형성한다.
그다음 상기 게이트전극 양측의 저 농도 불순 영역에 고농도 불순물 영역을 형성하여 소오스/드레인 영역을 형성하고, 상기 구조의 전표면에 산화막과 비.피.에스.지(Boro Phospho Silicate Glass; 이하 BPSG라 칭함) 산화막의 적층 구조로된 층간절연막을 형성한 후, 상기 반도체기판과 게이트전극에서 비트선 콘택으로 예정되어 있는 부분 상의 층간절연막을 제거하여 비트선 콘택홀을 형성한다. 이때 상기 반도체소자의 셀 영역에서는 반도체기판이 노출되고, 주변 회로 영역에서는 게이트전극의 상측 패턴인 텅스텐 실리사이드막 패턴이 노출된다.
그후, 상기 비트선 콘택홀의 측벽에 산화막 스페이서를 형성하여 게이트전극과 비트선간의 단락을 방지하고, 상기 비트선 콘택홀으로 통하여 반도체기판 또는 게이트전극과 접촉되는 비트선을 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 256M DRAM 이상의 고집적화된 반도체소자에서 면저항 및 콘택 저항을 감소시키기 위하여 텅스텐 폴리사이드 구조의 게이트전극과 비트선이 사용되는데, 이때 주변 회로 지역에서는 텅스텐 폴리사이드 구조의 비트선과 게이트전극간의 콘택이 생성되며, 상기의 콘택 저항 감소를 위하여 비트선용 다결정실리콘층 증착전에 충분한 전세척(pre-cleaning)이 필요하다.
그러나 충분한 전세척은 셀 어레이 지역에서의 비트선 콘택홀 측벽의 스페이서 산화막이 손상되어 셀 어레이 영역에서 게이트전극과 비트선간의 전기적 단락이 우려되어, 비트선 다결정실리콘층 증착전에 게이트전극의 실리사이드막상의 산화막을 완전히 제거하기 위한 전세척의 시간이 제한을 받게 되며, 따라서 주변 회로 지역에서의 게이트전극와 비트선간의 콘택 저항이 증가되어 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 비트선 콘택홀 측벽의 산화막 스페이서를 기존의 산화막에 대한 식각 선택비를 거의 무한대로 할 수 있는 질화막을 기존의 산화막 위에 증착하여 산화막 질화막의 이중막으로 이루어진 스페이서를 형성하여 비트선용 다결정실리콘층 증착전 주변회로 지역에서 노출된 게이트전극 상부의 층간절연막의 비.오.이(Buffer Oxide Echant; 이하 BOE라 칭함) 전세척으로 제거할 때 셀 어레이 지역에서 노출된 비트선 콘택홀 측벽의 스페이서의 손실을 방지하여 게이트전극과 비트선간의 단락을 방지하며, 콘택 저항을 감소시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 제조방법의 특징은,
게이트전극이 구비된 트랜지스터를 반도체기판에 형성하는 공정과,
상기 구조의 전표면에 층간절연막을 형성하는 공정과,
비트선 콘택으로 예정되어 있는 상기 반도체기판 및 게이트전극 상측의 층간 절연막을 제거하여 비트선 콘택홀을 형성하는 공정과,
상기 비트선 콘택홀의 측벽에 산화막-질화막의 적층 구조로된 스페이서를 형성하는 공정과,
상기 비트선 콘택홀을 통하여 노출되어있는 반도체기판 및 게이트전극과 접촉되는 비트선을 형성하는 공정을 구비함에 있다.
이하, 본발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제 1A 도 및 제 1D 도는 본발명에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(1)에서 셀영역( I )과 주변회로 영역(II)으로 예정되어있는 부분상에 각각 필요에 따른 N웰(2) 및 P웰(3)과 소자분리 산화막(4) 및 게이트산화 막(5)을 형성하고, 상기 구조의 전표면에 다결정실리콘층(6A)과 W-실리사이드막(6B)을 순차적으로 형성한 후, 패턴닝하여 다결정실리콘층(6A) 패턴과 W-실리사이드막(6B) 패턴으로 구성되는 게이트전극(6)을 향성한다. 이때 상기 다결정실리콘층(6A)은 N형 불순물이 고농도로 포함되어있다. (제 1A 도 참조).
그다음 상기 게이트전극(6) 양측의 반도체기판(1)에 각각 N 또는 P형 불순물을 저농도로 주입한 후, 상기 게이트전극(6)의 측벽에 테오스(Tetra etchyl orthor silicate; 이하 TEOS라 칭함) 산화막으로된 산화막 스페이서(7)를 형성하고, 다시 N 또는 P형 불순물을 고농도로 이온주입하여 엘.디.디(lightly doped drain; LDD) 구조의 소오스/드레인 영역(8)을 형성한다.
그후, 상기 구조의 전표면에 산화막과 비.피.에스.지(Boro Phospho Silicate Glass; BPSG) 막으로된 층간절연막(9)을 도포하고 평탄화시킨다. (제 1B 도 참조).
그다음 상기 셀영역( I )의 소오스/드레인 영역(8)과 주변회로 영역(II)의 게이트전극(6)에서 비트선 콘택으로 예정되어있는 부분 상측의 층간절연막(9)을 제거하여 비트선 콘택홀(10)을 형성하고, 상기 비트선 콘택홀(10)의 측벽에 산화막 및 질화막 스페이서(11A),(11B)를 형성한다. 이때 상기 산화막은 단차피복성이 우수한 재질, 예를들어 TEOS로 형성하고, 상기 질화막은 SiH2Cl2NH3를 사용하여 저압 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 50∼500Å 정도 두께로 형성하며, 상기 산화막/질화막의 두께비는 5∼20 정도가 되도록한다. 이때 상기 질화막에 의해 셀영역( I )에서의 소오스/드레인 영역(8) 표면의 손상이방지된다.(제 1C 도 참조).
그후, 상기 비트선 콘택홀(10)을 통하여 상기 셀영역( I )에서의 소오스/드레인 영역(8) 및 주변회로 영역(II)에서의 게이트전극(6)과 접촉되는 비트선(12)을 다결정실리콘층(12A) 패턴과 W-실리사이드막(12B) 패턴으로 구성되는 폴라사이드 구조로 형성한다. (제 1D 도 참조).
이상에서 설명한바와 같이, 본발명에 따른 반도체소자의 제조방법은 폴리사이드 구조의 게이트전극과 비트선을 사용하는 반도체 소자에서 비트선 콘택홀 측벽의 스페이서를 산화막과 질화막의 이중막으로 형성하였으므로, 비트선용 다결정실리콘층 증착전 주변 회로 지역에서 노출된 게이트전극 상부의 층간절연막의 전세척 공정시 셀 어레이 지역에서 노출된 비트선 콘택홀 측벽의 스페이서의 손실을 방지하여 게이트전극과 비트선간의 단락를 방지하며, 콘택 저항을 감소시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
제 1A 도 내지 제 1D 도는 본발명에 따른 반도체소자의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 반도체기판 2 : N웰
3 : P웰 4 : 소자분리 산화막
5 : 게이트 산화막 6 : 게이트전극
6A,12A : 다결정실리콘층 6B,12B : W-실리사이드막
7 : 산화막 스페이서 8 : 소오스/드레인영역
9 : 층간절연막 10 : 비트선 콘택홀
11 : 스페이서 11A : 산화막 스페이서
11B : 질화막 스페이서 12 : 비트선
Claims (5)
- 게이트전극이 구비된 트랜지스터를 반도체기판에 형성하는 공정과, 상기 구조의 전표면에 층간절연막을 형성하는 공정과,비트선 콘택으로 예정되어 있는 상기 반도체기판 및 게이트전극 상측의 층간 절연막을 제거하여 비트선 콘택홀을 형성하는 공정과,상기 비트선 콘택홀의 측벽에 산화막-질화막의 적층 구조로된 스페이서를 형성하는 공정과,상기 비트선 콘택홀을 통하여 노출되어있는 반도체기판 및 게이트전극과 접촉되는 비트선을 형성하는 공정을 구비하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막이 산화막과 BPSG막의 이중 구조로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서의 산화막을 TEOS 산화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1항에 있어서,상기 스페이서의 산화막/질화막의 두께비를 5∼20이 되도록 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 질화막의 두께를 50∼500Å 으로 형성하는 것을 특징으로하는 반도체 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468697B1 (ko) * | 1997-12-08 | 2005-03-16 | 삼성전자주식회사 | 다마신비트라인을구비하는반도체장치및그제조방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900019197A (ko) * | 1989-05-13 | 1990-12-24 | 정몽헌 | 반도체 접속장치 형성방법 |
| JPH0456268A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5114879A (en) * | 1990-11-30 | 1992-05-19 | Texas Instruments Incorporated | Method of forming a microelectronic contact |
| JPH05175457A (ja) * | 1991-12-25 | 1993-07-13 | Nec Kyushu Ltd | 半導体装置の製造方法 |
| JPH07147322A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | 半導体装置の製造方法 |
| KR950021100A (ko) * | 1993-12-28 | 1995-07-26 | 김주용 | 반도체 소자의 비트라인 콘택홀 형성방법 |
-
1995
- 1995-12-29 KR KR1019950066107A patent/KR100362934B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900019197A (ko) * | 1989-05-13 | 1990-12-24 | 정몽헌 | 반도체 접속장치 형성방법 |
| JPH0456268A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5114879A (en) * | 1990-11-30 | 1992-05-19 | Texas Instruments Incorporated | Method of forming a microelectronic contact |
| JPH05175457A (ja) * | 1991-12-25 | 1993-07-13 | Nec Kyushu Ltd | 半導体装置の製造方法 |
| JPH07147322A (ja) * | 1993-11-25 | 1995-06-06 | Nec Corp | 半導体装置の製造方法 |
| KR950021100A (ko) * | 1993-12-28 | 1995-07-26 | 김주용 | 반도체 소자의 비트라인 콘택홀 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468697B1 (ko) * | 1997-12-08 | 2005-03-16 | 삼성전자주식회사 | 다마신비트라인을구비하는반도체장치및그제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054402A (ko) | 1997-07-31 |
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