KR100341883B1 - 반도체소자의도전배선제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 도전배선 제조방법에 관한 것으로서, 콘택홀을 메워 하부 도전층과 접촉되는 부분을 W-실리사이드층으로 형성하고 질연막과 W-실리사이드층의 사이에는 다결정실리콘층을 개재시켜 W-실리사이드층의 접착력 약화에 의한 들뜸 현상을 방지하고, W-실리사이드층을 과포화 실리콘 상태로 형성하여 하측의 실리콘과의 반응을 방지하였으므로, 도전배선의 콘택 저항 및 면저항을 감소되어 소자의 동작 속도가 증가되고, 도전배선을 얇게 형성할 수 있어 후속 적층막의 단차피복성이 향상되며, 리소그래피 공정이 용이해져 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
본발명은 반도체소자의 도전배선 제조방법에 관한 것으로서, 특히 W-실리사이드층만으로 콘택을 메워 공정이 간단하고, 콘택 저항 및 면저항을 감소시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 도전배선 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 게이트 전극이나 비트라인들의 도전배선의 폭이 줄어들고 있으나, 도전배선의 폭이 N배 줄어들면 전기 저항이 N배 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다.
일반적인 반도체 소자의 게이트나 비트라인등에 사용되는 도전배선으로는 주로 도핑된 다결정실리콘층을 사용하며, 이는 면저항이 약 30∼70Ω/□, 콘택 저항이 하나의 콘택당 약 30∼70Ω/□정도이다.
이와 같이 높은 면저항 및 콘택저항을 감소시키기 위하여 다결정 실리콘층상에 금속-실리사이드막이 적층되어있는 폴리사이드(polycide) 구조나 선택적 금속막 증착 방법으로 도전배선의 상부에만 금속 실리사이드막이나 선택적 금속막을 형성하여 면저항 및 콘택 저항을 감소시켰다.
예를들어 다결정실리콘층 패턴의 상측에 선택적 W막을 형성하면, 면저항은 약 5Ω/□, 콘택저항은 콘택당 약 3Ω/□ 이하로 현저하게 감소되어 소자의 동작 시간 지연을 방지하고, 고집적화가 가능하다.
더우기 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성되는 W-실리사이드막은 형성이 용이하고, 단차피복성이 우수한 등의 특성이 있어 널리 사용되고 있으나, 절연막과의 접착성이 떨어져 후속 열처리 공정시 들뜸이 발생되거나 콘택면에서 실리콘 원자와 반응하여 스파이크등이 발생되는 문제점이 있다.
제 1 도는 종래 기술에 따른 도전배선이 형성되어있는 반도체소자의 단면도로서, 폴리사이드 구조 도전배선의 예이다.
먼저, 반도체기판(1)의 일측에 소자분리 산화막(2)이 형성되어있고, 타측의 반도체기판(1)상에 게이트 산화막(3)과 게이트전극(4) 및 소오스/드레인전극(5)으로 구성되는 모스 전계효과 트랜지스터가 형성되어있다. 이때 상기 게이트전극(4)의 측벽에는 엘.디.디(lightly doped drain: 이하 LDD라 칭함) 구조를 형성하기 위한 산화막 스페이서(6)가 구비되어 있다.
또한 상기 소오스/드레인전극(5)에서 도전배선과의 콘택으로 예정되어 있는 부분을 노출시키는 콘택홀(8)을 구비하는 층간절연막(7)이 상기 구조 상에 형성되어 있으며, 상기 콘택홀(8)을 통하여 소오스/드레인전극(5)과 접촉되는 비트선(9)이 다결정실리콘층(9A) 패턴 및 W-실리사이드층(9B) 패턴의 적층 구조로 형성되어있다.
상기와 같은 종래 기술에 따른 도전배선은 도전배선의 면저항을 감소시키기 위하여 다결정실리콘층과 W-실리사이드층의 적층 구조로된 폴리사이드 구조로 형성하는데, 드레인전극과 다결정실리콘층의 계면과 다결정실리콘층 및 W-실리사이드층의 계면등에 다수의 격자결합이 포함되어 저항이 증가되는 문제점이 있다.
또한 다결정실리콘층의 저항이 커서 비트라인 콘택 및 면저항이 증가되어 소자의 동작 속도가 떨어지므로 이를 개선시키기 위하여 W-실리사이드층을 두껍게 형성하여야 하는데 이는 후속 절연막의 평탄화 특성이 떨어지고 리소그레피 공정시패턴의 안정성이 떨어지고, 불량발생이 증가되어 공정수율 및 소자 동작의 신뢰성이 떨어지는 다른 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서 본발명의 목적은 도전배선 콘택을 W-실리사이드층만으로 형성하되, W-실리사이드층의 들뜸을 방지하기 위하여 절연막과의 계면에 다결정실리콘층을 개재시켜 도전배선의 콘택 및 면저항을 감소시키고, W-실리사이드층의 두께를 감소시켜 후속 적층막들의 단차피복성을 향상시키며, 리소그래피 공정을 원활하게하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 도전배선 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기위한 본발명에 따른 반도체소자의 도전배선 제조방법의 특징은, 소정 구조의 반도체기판상에 층간절연막을 형성하는 공정과, 상기 층간절연막상에 다결정실리콘층을 형성하는 공정과, 상기 층간절연막에서 도전배선 콘택을 예정되어있는 부분 상측의 다결정실리콘층과 층간절연막을 순차적으로 제거하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 하측 도전층과 접촉되는 W-실리사이드층을 다결정실리콘층 상에 형성하는 공정과, 상기 W-실리사이드층과 다결정실리콘층을 도전배선 마스클를 사용하여 순차적으로 패터닝하여 중첩되어있는 W-실리사이드층 패턴과 다결정실리콘층 패턴으로된 도전배선을 형성하는 공정을 구비함에 있다.
이하, 본발명에 따른 반도체소자의 도전배선 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제 2A 도 및 제 2B 도는 본발명의 일실시예에 따른 반도체소자의 도전배선제조 공정도로서, 비트선의 예이다.
먼저, 실리콘 웨이퍼로된 반도체기판(1)의 소자분리 영역으로 에정되어있는 부분에 소자분리 산화막(2)이 형성되어있어 활성영역을 정의하고, 타측 반도체기판(1)상에 게이트 산화막(3)과 게이트전극(4)을 형성하고, 상기 게이트전극(4)의 측벽과 그 양측의 반도체기판에 산화막 스페이서(6)와 LDD 구조의 소오스/드레인전극(5)을 형성한다.
그다음 상기 구조의 전표면에 층간절연막(7)과 다결정실리콘층(9A)을 순차적으로 형성하고, 상기 소오스/드레인전극(5)에서 도전배선과의 콘택으로 예정되어있는 부분 상측의 다결정실리콘층(9A)과 층간절연막(7)을 사진 식각방법으로 순차적으로 제거하여 콘택홀(8)을 형성한다.
이때 상기 층간절연막(7)은 산화막이나 비.피.에스.지(Boro Phospho Silicate Glass; BPSG)등으로 형성하고, 상기 다결정실리콘층(9A)은 도핑된 실리콘이나 진성 실리콘으로 형성하며, 후속 W-실리사이드층과 층간절연막(7)의 사이에 개재되어 W-실리사이드층의 접착성을 향상시켜 들뜸을 방지한다. (제 2A 도 참조).
그후, 상기 구조의 전표면에 W-실리사이드층(9B)을 형성하여 상기 콘택홀(8)을 통하여 소오스/드레인전극(5)과 접촉되도록 한다. 이때 상기 W-실리사이드층(9B)은 반도체기판(1) 표면의 실리콘 원자와의 반응을 방지하기 위하여 WSix 일때 X를 2 이상이 되도록 형성한다.
그다음 사진 식각 공정으로 상기 W-실리사이드층(9B)과 다결정 실리콘층(9A)을 순차적으로 패턴닝하여 서로 적층되어있는 W-실리사이드층(9A) 패턴과 다결정실리콘층(9B) 패턴으로된 비트선(9)을 형성한다. (제 2B 도 참조).
상기의 비트선은 콘택 저항 및 면저항이 감소되며, 비트선 전체를 얇게 형성할 수 있다.
제 3 도는 본발명의 다른 실시예에 따른 도전배선이 형성되어있는 반도체소자의 단면도로서, 이를 참조하여 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판(1)상에 소자분리 산화막(2)과,게이트산화막(3), 게이트전극(4), 산화막 스페이서(6) 및 소오스/드레인전극(5)을 순차적으로 형성하고, 상기 구조의 전표면에 층간절연막(7)과 다결정실리콘층(9A)을 순차적으로 형성한다.
그다음 상기 소오스/드레인전극(5) 상측의 다결정실리콘층(9A)과 층간절연막(7)을 사진 식각방법으로 순차적으로 제거하여 콘택홀(8)을 형성하고, 상기 콘택홀(8)의 측벽에 다결정실리콘층으로된 폴리 스페이서(10)를 형성한 후, W-실리사이드층(9B)을 전표면에 형성하여 상기 콘택홀(8)을 통하여 노출되어있는 소오스/드레인전극(5)과 접촉되도록한다. 이때 상기 폴리 스페이서(10)는 도핑되거나 진성 다결정실리콘층을 사용한다.
그후, 사진 식각 공정으로 상기 W-실리사이드층(9B)과 다결정 실리콘층(9A)을 순차적으로 패턴닝하여 서로 적층되어있는 W-실리사이드층(9A) 패턴과 다결정실리콘층(9B) 패턴으로된 비트선(9)을 형성한다.
상기에서는 비트선을 예로 들었으나, 콘택을 메우는 부분을 W-실리사이드층만으로 형성하고, 절연막의 상측에는 다결정실리콘층을 형성하여 들뜰을 방지하는 본발명의 사상은 다른 종래의 도전배선에도 사용할 수 있다.
이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 도전배선 제조방법은 콘택홀을 메워 하부 도전층과 접촉되는 부분을 W-실리사이드층으로 형성하고 절연막과 W-실리사이드층의 사이에는 다결정실리콘층을 개재시켜 W-실리사이드층의 접착력 약화에 의한 들뜸현상을 방지하고, W-실리사이드층을 과포화 실리콘 상태로 형성하여 하측의 실리콘과의 반응을 방지하였으므로, 도전배선의 콘택 저항 및 면저항을 감소되어 소자의 동작 속도가 증가되고, 도전배선을 얇게 형성할 수 있어 후속 적층막의 단차피복성이 향상되며, 리소그래피공정이 용이해져 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
제 1 도는 종래 기술에 따른 도전배선이 형성되어있는 반도체소자의 단면도.
제 2A 도 및 제 2B 도는 본발명의 일실시예에 따른 반도체소자의 도전배선 제조 공정도.
제 3 도는 본발명의 다른 실시예에 따른 도전배선이 형성되어있는 반도체소자의 단면도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리 산화막
3 : 게이트산화막 4 : 게이트 전극
5 : 소오스/드레인전극 6 : 산화막 스페이서
7 : 층간절연막 8 : 콘택홀
9 : 도전배선 9A : 다결정실리콘층
9B : W-실리사이드층 10 : 다결정실리콘 스페이서
Claims (6)
- 소정 구조의 반도체기판상에 층간절연막을 형성하는 공정과,상기 층간절연막상에 다결정실리콘층을 형성하는 공정과,상기 층간절연막에서 도전배선 콘택을 예정되어있는 부분 상측의 다결정실리콘층과 층간절연막을 순차적으로 제거하여 콘택홀을 형성하는 공정과,상기 콘택홀을 통하여 하측 도전층과 접촉되는 W-실리사이드층을 다결정실리콘층 상에 형성하는 공정과,상기 W-실리사이드층과 다결정실리콘층을 도전배선 마스크를 사용하여 순차적으로 패터닝하여 중첩되어있는 W-실리사이드층 패턴과 다결정실리콘층 패턴으로된 도전배선을 형성하는 공정을 구비하는 반도체소자의 도전배선 제조방법.
- 제 1 항에 있어서,상기 다결정실리콘층이 도핑되어 있거나 진성인 것을 특징으로하는 반도체소자의 도전배선 제조방법.
- 제 1 항에 있어서,상기 콘택홀에 의해 노출되는 하측 도전층이 소오스/드레인전극 부분인 것을 특징으로하는 반도체소자의 도전배선 제조방법.
- 제 1 항에 있어서,상기 콘택홀의 측벽에 다결정실리콘층으로된 스페이서를 추가로 형성하는 것을 특징으로하는 반도체소자의 도전배선 제조방법.
- 제 4 항에 있어서,상기 다결정실리콘 스페이서가 진성 또는 도핑된 다결정실리콘으로 형성되는 것을 특징으로하는 반도체소자의 도전배선 제조방법.
- 제 1 항에 있어서,상기 W-실리사이드층(WSix)이 x가 2 이상으로 과포화 실리콘 상태로 형성되는 것을 특징으로하는 반도체소자의 도전배선 제조방법.
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