KR100762224B1 - 반도체장치의 트랜지스터 제조방법 - Google Patents

반도체장치의 트랜지스터 제조방법 Download PDF

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Abstract

본 발명의 반도체장치의 트랜지스터 제조방법은, 반도체기판에 소자분리막을 형성하는 단계와, 반도체기판 상에 게이트절연막을 형성하는 단계와, 게이트절연막 상에, 텅스텐 폴리사이드 구조의 게이트 도전층을 형성하는 단계와, 게이트절연막 및 게이트 도전층을 패터닝하여 게이트절연막을 포함하는 게이트전극을 형성하는 단계와, 게이트전극의 측벽과 반도체기판의 표면에 NO막을 형성하는 단계와, 게이트전극 양측의 반도체기판에 소스/드레인을 형성하는 단계, 및 게이트전극의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어진다.
반도체장치, 트랜지스터, NO막, 누설전류, HCD

Description

반도체장치의 트랜지스터 제조방법{METHOD FOR MANUFACTURING TRANSISTOR OF SEMICONDUCTOR DEVICE}
도 1은 종래 방법에 의해 형성된 반도체장치의 트랜지스터를 나타낸 단면도이다.
도 2 내지 도 5는 본 발명에 의한 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 소자분리막
30 : 게이트전극 40 : 확산층
50 : 스페이서 60 : NO막
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 보다 상세하 게는 게이트전극 식각 후 게이트전극의 텅스텐 폴리사이드막 측벽과 비트라인 졍션에 NO막을 형성한 후 스페이서를 형성함으로써 비트라인 졍션 표면에 HCD에 의한 결함을 감소시키고 게이트와 비트라인 졍션간의 누설전류 발생에 의한 트랜지스터의 열화를 방지할 수 있도록 한 반도체장치의 트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체장치는 그 집적도가 증가하고 내부 회로가 복잡해지는 추세에 부응하여 다층의 배선 구조를 가지게 되며, 이러한 다층 배선간을 연결하기 위해 많은 방법이 제시되고 있다.
도 1은 종래 방법에 의해 형성된 반도체장치의 트랜지스터를 나타낸 단면도이다.
여기에 도시된 바와 같이 반도체기판(10)에 소자간 분리를 위한 소자분리막(20)을 형성한 후 트랜지스터 채널을 형성한다. 그런다음 텅스텐 폴리사이드 구조의 게이트전극(30)을 형성하고 LDD 이온주입을 통해 소오스와 드레인의 확산층(40)을 형성한 후 게이트전극(30)의 측벽에 스페이서(50)를 형성하여 트랜지스터를 완성하게 된다.
이와 같이 이루어진 트랜지스터는 게이트전극(30)을 형성한 후 산화막을 증착하고 전면식각하여 스페이서(50)를 형성하여 기판과의 절연 및 게이트와 비트라인 졍션과의 누설전류를 막고 있다.
그러나, 산화막의 두께가 점점 줄어드는 방향으로 진행되어 감에 따라 절연의 문제, HCD에 의한 결함의 문제, 게이트와 비트라인 졍션사이의 누설전류 문제가 대두되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 게이트전극의 측벽과 비트라인 졍션에 NO막을 형성한 후 스페이서를 형성함으로써 비트라인 졍션 표면에 HCD에 의한 결함을 감소시키고 게이트와 비트라인 졍션간의 누설전류 발생에 의한 트랜지스터의 열화를 방지할 수 있도록 한 반도체장치의 트랜지스터 제조방법을 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판에 소자분리막을 형성하는 단계, 상기 반도체기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에, 텅스텐 폴리사이드 구조의 게이트 도전층을 형성하는 단계, 상기 게이트절연막 및 게이트 도전층을 패터닝하여 게이트절연막을 포함하는 게이트전극을 형성하는 단계, 상기 게이트전극의 측벽과 상기 반도체기판의 표면에 NO막을 형성하는 단계, 상기 게이트전극 양측의 반도체기판에 소스/드레인을 형성하는 단계, 및 상기 게이트전극의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 2 내지 도 5는 본 발명에 의한 반도체장치의 트랜지스터 제조방법을 설명 하기 위한 공정 단면도들이다.
도 2에 도시된 바와 같이, 반도체기판(10)에 소자간 분리를 위한 소자분리막(20)을 형성한 후 텅스텐 폴리사이드 구조의 게이트전극(30)을 형성한다. 상기 게이트전극(30)은 구체적으로, 소자분리막(20)이 형성된 반도체기판(10) 상에 예를 들어 산화막을 형성하여 게이트절연막(21)을 형성한 다음, 폴리실리콘막(22), 텅스텐 실리사이드막(23), 반사방지막(24) 및 하드마스크막(25)을 증착한 후 이들을 차례로 이방성식각하여 폴리사이드 구조의 게이트전극(30)을 형성한다. 상기 하드마스크막(25)은 게이트 도전층을 패터닝하기 위한 상기 식각공정에서 하부 막들을 보호하는 마스크 역할을 한다.
도 3에 도시된 바와 같이, 게이트전극(30)이 형성된 결과물을 질소분위기에서 산화시킨다.
이렇게 질소분위기에서 산화시키면, 도 4에 도시된 바와 같이 게이트절연막(21), 폴리실리콘막(22) 및 텅스텐 실리사이드막(23)의 측벽과 졍션영역에 NO막(60)이 형성된다.
이때 트랜지스터의 채널로 NO막(60)이 침투되어 형성되도록 한다.
도 5에 도시된 바와 같이, NO막(60)이 형성된 반도체기판(10)에 LDD 이온주입을 수행하여 소스/드레인 확산층(40)을 형성한 후, 전면에 산화막을 증착한 후 전면식각하여 상기 게이트전극(30) 측벽에 스페이서(50)를 형성한다.
상기한 바와 같이 본 발명은 게이트전극 식각 후 게이트전극의 텅스텐 폴리사이드막 측벽과 비트라인 졍션에 NO막을 형성한 후 스페이서를 형성함으로써 비트라인 졍션 표면에 HCD에 의한 결함을 감소시키고 게이트와 비트라인 졍션간의 누설전류 발생에 의한 트랜지스터의 열화를 방지할 수 있는 이점이 있다.

Claims (3)

  1. 반도체기판에 소자분리막을 형성하는 단계;
    상기 반도체기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에, 텅스텐 폴리사이드 구조의 게이트 도전층을 형성하는 단계;
    상기 게이트절연막 및 게이트 도전층을 패터닝하여 게이트절연막을 포함하는 게이트전극을 형성하는 단계;
    상기 게이트전극의 측벽과 상기 반도체기판의 표면에 NO막을 형성하는 단계;
    상기 게이트전극 양측의 반도체기판에 소스/드레인을 형성하는 단계; 및
    상기 게이트전극의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
  2. 제 1항에 있어서, 상기에서 NO막을 형성하는 단계는 상기 결과물을 N분위기에서 산화시켜 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
  3. 제 1항에 있어서, 상기에서 NO막을 형성하는 단계에서 트랜지스터 채널영역으로 확산되어 형성되도록 하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
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