KR101271309B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 노광장비의 성능에만 의존하여 반도체 소자의 최소 선폭을 결정함에 따라 발생하는 최소 선폭 구현의 한계를 개선시켜 반도체 소자의 최소 선폭을 효율적으로 구현할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명에서는 소자분리막이 형성된 기판을 제공하는 단계와, 상기 기판 상에 불순물이 도핑된 도전막 및 제1 절연막을 순차적으로 증착하는 단계와, 상기 도전막 및 제1 절연막을 식각하는 단계와, 상기 도전막 및 상기 제1 절연막이 식각된 전체 구조 상부의 단차를 따라 제2 절연막을 증착하는 단계와, 상기 제2 절연막을 전면식각하여 식각된 상기 도전막 및 절연막의 양측벽에 스페이서를 형성하는 단계와, 상기 도전막의 불순물을 확산시켜 상기 도전막 하부의 상기 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 절연막 스페이서 사이를 매립하는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
트랜지스터, 게이트 전극, 최소 선폭, 노광장비.
Description
도 1a 및 도 1b는 종래기술에 따른 트랜지스터의 제조방법을 설명하기 위해 도시된 공정단면도.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 반도체 기판 111: 소자 분리막
112 : 도전막 113 : 제1 절연막
114 : 제2 절연막 114a : 절연막 스페이서
115 : 건식식각공정 116 : 소오스/드레인 영역
117 : 폴리 실리콘막 117a : 게이트 전극
118 : 포토레지스트 패턴 119 : 식각공정
120 : 층간 절연막 121 : 컨택 플러그
122 : 금속배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 0.35 미크론급 선폭 구현에 사용되는 아이 라인 스테퍼(I-Line Stepper)를 이용하여 0.25 미크론급 선폭 구현이 가능한 트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 소자의 최소 선폭을 구현하기 위해 종래에는 다음과 같이 반도체 소자를 제조하였다.
도 1a 및 도 1b는 종래 기술에 따른 트랜지스터의 제조방법을 설명하기 위한 도면이다.
우선, 도면에 도시되지는 않았으나, 반도체 기판(10)에 웰 이온주입 공정을 실시하여 웰을 형성한 후 문턱전압 조절 이온주입 공정을 실시한다.
이어서, 도 1a에 도시된 바와 같이, 웰(미도시)이 형성된 반도체 기판(10)에 STI(Shallow Trench Isolation)공정을 실시하여 소자분리막(11)을 형성한다.
이어서, 소자분리막(11)이 형성된 반도체 기판(10) 상에 게이트 전극(14)을 형성한다. 이때, 게이트 전극(14)은 게이트 산화막(12)과 게이트 폴리 실리콘막(13)으로 이루어진다.
이어서, 게이트 전극(14)을 마스크로 이용하는 LDD 이온주입 공정을 실시하여 게이트 전극(14)의 양측으로 노출된 반도체 기판(10)에 저농도 접합영역(15)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 게이트 전극(14)의 양측벽에 절연막으로 이루어진 스페이서(16)를 형성한다.
이어서, 스페이서(16)를 마스크로 이용하는 소오스/드레인 이온주입 공정을 실시하여 스페이서(16)의 양측으로 노출된 반도체 기판(10)에 고농도 접합영역(17)을 형성한다. 이로써, 모스 트랜지스터의 소오스/드레인 영역(18)이 형성된다.
그러나, 상기와 같은 종래 기술에 따르면, 반도체 소자의 선폭을 결정짓는 게이트 전극(14)의 폭(도 1b의 W)이, 게이트 전극(14)을 형성하기 위해 실시하는 사진공정에 사용되는 노광장비의 성능에만 의존하게 된다. 이러한 상황에서, 성능이 좋은 노광장비를 확보하려면 비용이 증가하는 문제점이 발생하고, 성능이 좋지 못한 노광장비를 사용하면 반도체 소자의 최소 선폭을 구현하는데 있어 한계가 따른다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 노광장비의 성능에만 의존하여 반도체 소자의 최소 선폭을 결정함에 따라 발생하는 최소 선폭 구현의 한계를 개선시켜 반도체 소자의 최소 선폭을 효율적으로 구현할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자분리 막이 형성된 기판을 제공하는 단계와, 상기 기판 상에 불순물이 도핑된 도전막 및 제1 절연막을 순차적으로 증착하는 단계와, 상기 도전막 및 제1 절연막을 식각하는 단계와, 상기 도전막 및 상기 제1 절연막이 식각된 전체 구조 상부의 단차를 따라 제2 절연막을 증착하는 단계와, 상기 제2 절연막을 전면식각하여 식각된 상기 도전막 및 절연막의 양측벽에 스페이서를 형성하는 단계와, 상기 도전막의 불순물을 확산시켜 상기 도전막 하부의 상기 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 절연막 스페이서 사이를 매립하는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 2a 내지 도 2f에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
먼저, 도 2a에 도시된 바와 같이, 소정 타입의 웰(미도시)이 형성된 반도체 기판(110)에 문턱전압 조절 이온주입 공정을 실시한다. 예컨대, 웰은 5족 물질인 인(P), 비소(As)와 같은 n형 불순물을 이용하여 n-웰로 형성하거나, 3족 물질인 붕 소(B)와 같은 p형 불순물을 이용하여 p-웰로 형성한다.
이어서, 소자분리 공정을 실시하여 반도체 기판(110)의 웰에 복수의 소자 분리막(111)을 형성한다. 이때, 소자분리 공정은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 공정으로 실시한다.
이어서, 소자 분리막(111)이 형성된 반도체 기판(110) 상에 도전막(112) 및 절연막(113; 이하, 제1 절연막이라 함)을 순차적으로 증착한다. 이때, 도전막(112)은 반도체 소자의 소오스/드레인 영역(116; 도 2c 참조)을 형성하기 위해 고농도의 불순물로 도핑시킨다. 그리고, 제1 절연막(113)은 도전막(112)에 도핑된 불순물이 외부로 확산되는 것을 방지하는 기능을 한다.
이어서, 도면에 도시되지는 않았으나, 제1 절연막(113) 상에 포토레지스트를 도포한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하여 소정의 포토레지스트 패턴을 형성한다. 이때, 노광공정은 노광장비의 최대 한계를 이용한다. 예컨대, 0.35 미크론(μ)급 노광장비로는 최대 0.30 ㎛의 폭을 갖는 포토레지스트 패턴을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(미도시)을 마스크로 이용하는 식각공정을 실시하여 제1 절연막(113) 및 도전막(112)을 순차적으로 식각한다.
이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한다.
이어서, 제1 절연막(113) 및 도전막(112)이 식각된 전체 구조 상부의 단차를 따라 절연막(114; 이하, 제2 절연막이라 함)을 증착한다. 이때, 증착된 제2 절연막 (114)의 두께에 따라 게이트 전극(117a) 하부의 최소 선폭이 결정된다. 이에 대한 자세한 설명은 후속 공정을 통해 후술하기로 한다.
이어서, 도 2c에 도시된 바와 같이, 건식식각공정(115)을 실시하여 제2 절연막(114; 도 2b 참조)을 식각한다. 이로써, 도전막(112) 및 제1 절연막(113)이 적층된 구조물의 양측벽에 절연막 스페이서(114a)가 형성된다.
이어서, 열처리 공정을 실시하여 도전막(112)에 고농도로 도핑된 불순물 이온을 확산시킨다. 이로써, 도전막(112) 하부의 반도체 기판(110)에는 소오스/드레인 영역(116)이 형성된다. 이때, 열처리 공정의 조건 및 도전막(112)의 불순물 농도를 조절하여 소오스/드레인 영역(116)을 얕은 접합(shallow junction)으로 형성함으로써, 단채널 효과(short channel effect)를 감소시킬 수 있다.
이어서, 도 2d에 도시된 바와 같이, 도 2c의 결과물 상에 게이트 전극(117a; 도 2e 참조)용 폴리 실리콘막(117)을 증착한다. 이때, 폴리 실리콘막(117)은 도프트(doped) 실리콘막으로 형성한다. 예컨대, SiH4와 PH3를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.
이어서, 도 2e에 도시된 바와 같이, 폴리 실리콘막(117) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하여 게이트 전극(117a)의 형성을 위한 포토레지스트 패턴(118)을 형성한다.
이어서, 포토레지스트 패턴(118)을 마스크로 이용한 식각공정(119)을 실시하여 폴리 실리콘막(117; 도 2d 참조)을 식각한다. 이로써, 절연막 스페이서(114a) 사이를 매립하는 게이트 전극(117a)이 형성된다. 이때, 게이트 전극(117a)의 폭(W')이 곧 채널 길이가 되고 반도체 소자의 선폭을 결정짓는다.
이어서, 도 2f에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(118; 도 2e 참조)을 제거한다.
이어서, 게이트 전극(117a)이 형성된 결과물 전체에 층간 절연막(120)을 증착한다. 이때, 층간 절연막(120)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(120)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 층간 절연막(120)에 복수의 컨택홀(미도시)을 형성한 후, 컨택홀을 포함한 층간 절연막(120) 상에 도전 물질을 증착하여 컨택홀을 매립하는 컨택 플러그(121)를 형성한다.
이어서, 평탄화공정을 실시하여 층간 절연막(120) 상에 남아있는 도전 물질을 제거한 후, 컨택 플러그(121)를 포함한 층간 절연막(120) 상에 금속막(미도시)을 증착한다.
이어서, 마스크 공정 및 식각공정을 실시하여 컨택 플러그(121)를 통해 소오스/드레인 영역(116)과 게이트 전극(117a)에 각각 연결되는 금속배선(122)을 형성 한다. 따라서, 소오스/드레인 영역(116)을 연결하기 위한 컨택 플러그(121)는 제1 절연막(113)을 뚫고 도전막(112) 상에 형성된다.
즉, 본 발명의 바람직한 실시예에 따르면, 절연막 스페이서(114a)의 폭을 조절하여 게이트 전극(117a)의 폭을 결정짓게 된다. 따라서, 사진공정시 사용되는 노광장비의 성능에 관계없이 반도체 소자의 최소 선폭을 결정지을 수 있다. 예컨대, 현재 가장 많이 보급되어 있는 0.35 미크론급 노광장비, 즉 아이 라인 스테퍼(I-Line Stepper)를 이용하고도 절연막 스페이서(114a)의 폭을 조절하여 0.25 미크론급 소자를 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 절연막 스페이서의 폭을 조절하여 게이트 전극의 폭을 결정짓게 되므로, 사진공정시 사용되는 노광장비의 성능에 관계없이 반도체 소자의 최소 선폭을 결정지을 수 있다. 따라서, 반도체 소자의 제조공정 순서를 변경하여 노광장비의 한계를 극복할 수 있게 되므로 반도체 소자의 고집적화를 효율적으로 이룰 수 있다.
또한, 본 발명에 의하면, 고농도로 도핑된 도전막을 증착한 후 열처리 공정 을 실시하여 소오스/드레인 영역을 형성함으로써, 소오스/드레인의 얕은 접합을 가능하게 하여 단채널 효과를 감소시킬 수 있다.
더불어, 본 발명에 따른 반도체 소자의 제조방법에 의하면, 반도체 기판 표면이 외부에 노출되는 빈도가 적어 누설 전류 및 수율 개선에 효과가 있다.
Claims (5)
- 복수의 소자분리막이 형성된 기판을 제공하는 단계;상기 기판 상에 불순물이 도핑된 도전막 및 제1 절연막을 순차적으로 증착하는 단계;하나의 소자분리막과 다른 하나의 소자분리막 사이의 영역 및 상기 소자분리막의 상부 영역에 해당되는 상기 도전막 및 상기 제1 절연막을 식각하는 단계;상기 도전막 및 상기 제1 절연막이 식각된 전체 구조 상부의 단차를 따라 제2 절연막을 증착하는 단계;상기 제2 절연막을 전면식각하여 식각된 상기 도전막 및 절연막의 양측벽에 스페이서를 형성하는 단계;상기 도전막의 불순물을 확산시켜 상기 도전막 하부의 상기 기판에 소오스/드레인 영역을 형성하는 단계; 및상기 절연막 스페이서 사이를 매립하는 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 상기 스페이서의 두께에 따라 하부 폭이 결정되는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소오스/드레인 영역은 열처리 공정을 통해 상기 도전막의 불순물을 확산시켜 형성하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 소오스/드레인 영역은 상기 도전막을 통해 외부 단자와 접속되는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 소오스/드레인 영역은 상기 도전막과 접속되는 반도체 소자의 제조방법.
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| KR1020050021336A KR101271309B1 (ko) | 2005-03-15 | 2005-03-15 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
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| KR20040057825A (ko) * | 2002-12-26 | 2004-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 제조 방법 |
| KR20050050191A (ko) * | 2003-11-25 | 2005-05-31 | 동부아남반도체 주식회사 | 모스 트랜지스터의 게이트 형성 방법 |
| KR20050106880A (ko) * | 2004-05-06 | 2005-11-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2005
- 2005-03-15 KR KR1020050021336A patent/KR101271309B1/ko active IP Right Grant
Patent Citations (3)
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