KR101035586B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 일함수가 높은 금속층(예컨대, Pt)을 애노드 전극에 적용한 SCB(Schottky barrier) 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해, 본 발명에서는 SCB 다이오드가 형성될 제1 영역과 로직 소자가 형성될 제2 영역이 정의되고, 상기 제2 영역의 일부에 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 제1 영역의 캐소드 영역과, 상기 게이트 전극의 양측벽으로 노출된 상기 제2 영역에 접합영역을 형성하는 단계와, 상기 제2 영역의 애노드 영역이 오픈된 마스크를 형성하는 단계와, 오픈된 상기 마스크의 내측벽을 제외한 상기 마스크의 상부와 상기 애노드 영역에 제1 금속층을 증착하는 단계와, 상기 마스크를 제거하여 상기 마스크 상부에 증착된 상기 제1 금속층을 제거하는 단계와, 상기 애노드 영역에 잔류된 상기 제1 금속층을 포함하는 전체 구조 상부의 단차를 따라 제2 금속층을 증착하는 단계와, 열처리 공정을 실시하여 상기 접합영역과 상기 게이트 전극의 상부에 제1 금속실리사이드층을 형성하고, 상기 애노드 영역에는 제2 금속실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 로직 소자, SCB 다이오드

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 TiSi2층을 애노드 전극에 적용한 SCB(Schottky barrier) 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2c는 PtSi층을 애노드 전극에 적용한 SCB 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110, 210 : 기판 11, 111, 211 : 웰(SCB 다이오드)
12, 112, 212 : 웰(로직 소자) 13, 113, 213 : 소자 분리막
14, 114, 214 : 게이트 절연막 15, 115, 215 : 폴리 실리콘막
16, 116, 216 : 게이트 전극 17, 117, 217 : 스페이서
19, 119, 219 : 저농도 접합영역 20, 120, 220 : 고농도 접합영역
21, 121, 221 : 소오스/드레인 영역
18, 123, 222 : 마스크(포토 레지스트 패턴)
122, 224 : Pt막 224a : PtSi층
22, 228 : TiSi2층 23, 229 : 층간 절연막
24, 230 : 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 SCB(SChottky Barrier) 다이오드(diode)와 로직(logic) 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법에 관한 것이다.
파워(power) 소자로서 고주파 대역에 사용되는 SCB 다이오드는 리버스 리키지(reverse leakage) 특성이 중요하다. 이를 위해, 애노드(anode)로 일함수(work function)가 높은 금속이 사용된다.
이하, 도 1a 내지 도 1d를 참조하여 종래기술에 따라 SCB 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법에 대하여 설명하기로 한다. 여기서, 도시된 'A'는 SCB 다이오드가 형성될 영역이고, 'B'는 로직 소자가 형성될 영역이다.
도 1a를 참조하면, SCB 다이오드가 형성될 영역(A)(이하, 다이오드 영역이라 함)과 로직 소자가 형성될 영역(B)(이하, 로직 영역이라 함)이 정의된 반도체 기판(11)을 제공한다.
이어서, 다이오드 영역(A)에 SCB 다이오드용 웰 이온주입공정을 실시하여 웰(11)을 형성한다. 그런 다음, 로직 영역(B)에 로직 소자용 웰 이온주입공정을 실시하여 웰(12)을 형성한다.
이어서, STI(Shallow Trench Isolation) 공정을 실시하여 다이오드 영역(A)과 로직 영역(B)을 분리시키는 소자 분리막(13)을 형성한다. 이 소자 분리막(13)을 통해 다이오드 영역(A)에서는 애노드가 형성될 영역과 캐소드(cathode)가 형성될 영역이 정의된다.
이어서, 로직 영역(B)의 일부 영역에 로직 소자용 게이트 전극(16)을 형성한다. 이때, 게이트 전극(16)은 게이트 절연막(14) 및 폴리 실리콘막(15)으로 이루어진다. 한편, 도시된 '17'은 스페이서이다.
이어서, 도 1b에 도시된 바와 같이, 마스크 공정을 실시하여 다이오드 영역(A) 내에서 캐소드가 형성될 영역과 로직 영역(B)이 오픈된 마스크(18)를 형성한다.
이어서, 마스크(18)를 이용한 LDD(Lightly Doped Drain) 이온주입공정을 실시하여 캐소드 영역과 로직 영역(B)에 각각 얕은 저농도 접합영역(19)을 형성한다. 그런 다음, 고농도 이온주입공정(20)을 실시하여 캐소드 영역과 로직 영역(B)에 각각 깊은 고농도 접합영역(20)을 형성한다. 이로써, 로직 영역(B)에는 소오스/드레 인 영역(21)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 스트립 공정을 실시하여 마스크(18)를 제거한 후, Ti막(미도시)을 증착한 후 열처리 공정을 실시하여 캐소드 영역에 형성된 저농도 접합영역(19), 애노드 영역으로 노출된 웰(11), 로직 소자의 소오스/드레인 영역(21) 및 로직 소자의 게이트 전극(16) 상부에 각각 TiSi2층(22)을 형성한다. 여기서, 캐소드 영역에 형성된 TiSi2층(22)은 웰 접촉저항을 감소시키는 오믹 컨택(ohmic contact)용으로 사용되고, 애노드 영역에 형성된 TiSi2층(22)은 일함수의 차에 의한 장벽층으로 기능한다.
이어서, 도 1d에 도시된 바와 같이, TiSi2층(22)이 형성된 전체 구조 상부에 층간 절연막(23)을 증착한 후 포토리소그래피 공정을 실시하여 TiSi2층(22)이 노출되는 컨택홀(contact hole, 미도시)을 형성한다. 그런 다음, 상기 컨택홀이 매립되도록 각 TiSi2층(22)과 접속된 컨택 플러그(contact plug)를 포함하는 금속배선(24)을 형성한다.
상기에서 설명한 종래기술에 따른 반도체 소자의 제조방법에서는 일함수가 비교적 작은 TiSi2를 이용하여 SCB 다이오드의 애노드를 형성한다. 이는, 일함수가 높은 금속일 수록 식각이 어렵고, 고집적이 어렵기 때문이다. 대략, TiSi2의 일함수는 0.48eV이다. 하지만, 일함수가 작은 TiSi2를 사용하는 경우 리버스 리키지가 증 가하는 문제가 발생한다.
이처럼 작은 일함수를 갖는 금속을 이용하여 애노드 전극을 형성하는 경우 리버스 리키지가 증가하는 문제점을 해결하기 위하여 최근에는 애노드 전극을 TiSi2보다 일함수가 높은 Pt를 이용하여 형성하는 기술이 기술이 제안되어 사용되고 있다.
이하, 도 2a 내지 도 2c를 참조하여 Pt를 애노드 전극에 적용한 종래기술에 따른 반도체 소자의 제조방법을 설명하기로 한다. 도 1a 내지 도 1d와 마찬 가지로, 도시된 'A'는 SCB 다이오드가 형성될 영역이고, 'B'는 로직 소자가 형성될 영역이다.
도 2a에 도시된 바와 같이, 일련의 제조 공정을 실시하여 기판(110) 내에 SCB 다이오드용 웰(111), 로직 소자용 웰(112), 소자 분리막(113), 게이트 전극(116), 스페이서(117) 및 소오스/드레인 영역(121)을 형성한다. 도시된 '114'는 게이트 절연막, '115'는 폴리 실리콘막, '119'는 저농도 접합영역, '120'는 고농도 접합영역이다. 그런 다음, 다이오드 영역(A)과 로직 영역(B) 상에 단차를 따라 Pt막(122)을 증착한다.
이어서, 도 2b 및 도 2c에 도시된 바와 같이, 마스크 공정을 실시하여 다이오드 영역(A)의 캐소드 영역과 로직 영역(B)이 노출되는 마스크(123)을 형성한다. 그런 다음, 마스크(123)를 이용한 식각공정을 실시하여 노출된 Pt막(122)을 식각한다. 이로써, Pt막(122)은 다이오드 영역(A)의 캐소드 영역과 로직 영역(B)에서는 제거되고 다이오드 영역(A)의 애노드 영역에만 잔류된다. 잔류된 Pt막(122)은 애노드 전극으로 기능한다.
이후, 도 1c 및 도 1d에서 설명한 방법과 동일한 방법으로 TiSi2층과 금속배선을 형성한다.
그러나, 상기에서 설명한 Pt를 애노드 전극에 적용한 종래기술에 따른 반도체 소자의 제조방법에서는 도 2b 및 도 2c에서 설명한 바와 같이 덩어리(mass)가 큰 Pt막을 식각하여야 하기 때문에 식각공정시 노출되는 캐소드 영역과 로직 영역(B)의 소오스/드레인 영역(121)이 손상되는 한편, 로직 영역(B)에서 스페이서(117)에 Pt막(122)이 제거되지 않고 잔류되어 소자의 특성을 열화시키는 문제점이 발생하게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 일함수가 높은 금속층(예컨대, Pt)을 애노드 전극에 적용한 SCB 다이오드를 포함하는 반도체 소자의 제조방법에 있어서, Pt 식각공정시 기판이 손상되는 것을 방지하고, 단차에 의한 토폴로지(topology)가 존재하는 로직 소자의 스페이서에서 제거되지 않고 잔류되는 Pt에 의한 소자의 특성 열화를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, SCB(Schottky barrier) 다이오드가 형성될 제1 영역과 로직 소자가 형성될 제2 영역이 정의되고, 상기 제2 영역의 일부에 게이트 전극이 형성된 기판을 제공하는 단계와, 상기 제1 영역의 캐소드 영역과, 상기 게이트 전극의 양측벽으로 노출된 상기 제2 영역에 접합영역을 형성하는 단계와, 상기 제2 영역의 애노드 영역이 오픈된 마스크를 형성하는 단계와, 오픈된 상기 마스크의 내측벽을 제외한 상기 마스크의 상부와 상기 애노드 영역에 제1 금속층을 증착하는 단계와, 상기 마스크를 제거하여 상기 마스크 상부에 증착된 상기 제1 금속층을 제거하는 단계와, 상기 애노드 영역에 잔류된 상기 제1 금속층을 포함하는 전체 구조 상부의 단차를 따라 제2 금속층을 증착하는 단계와, 열처리 공정을 실시하여 상기 접합영역과 상기 게이트 전극의 상부에 제1 금속실리사이드층을 형성하고, 상기 애노드 영역에는 제2 금속실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도시된 'A'는 SCB 다이오드가 형성될 영역이고, 'B'는 로직 소자가 형성될 영역이다. 한편, 도 3a 내지 도 3e에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
도 3a에 도시된 바와 같이, SCB 다이오드가 형성될 영역(A)(이하, 다이오드 영역이라 함)과 로직 소자가 형성될 영역(B)(이하, 로직 영역이라 함)에 정의된 반도체 기판(210)을 제공한다.
이어서, 다이오드 영역(A)에 SCB 다이오드용 웰 이온주입공정을 실시하여 웰(211)을 형성한다. 그런 다음, 로직 영역(B)에 로직 소자용 웰 이온주입공정을 실시하여 웰(212)을 형성한다.
이어서, STI 공정을 실시하여 다이오드 영역(A)과 로직 영역(B)을 분리시키는 소자 분리막(213)을 형성한다. 이 소자 분리막(213)을 통해 다이오드 영역(A)에서는 애노드 전극이 형성될 영역과 캐소드 전극이 형성될 영역이 정의된다.
이어서, 로직 영역(B)의 일부 영역에 로직 소자용 게이트 전극(216)을 형성한다. 이때, 게이트 전극(216)은 게이트 절연막(214) 및 폴리 실리콘막(215)으로 이루어진다. 한편, 도시된 '217'은 스페이서이다. 여기서, 게이트 절연막(214)은 산화공정을 통해 열산화막으로 형성한다. 폴리 실리콘막(215)은 도프트(doped) 또는 언도프트(un-doped) 실리콘막으로 형성한다. 예컨대, SiH4 또는 SiH4와 PH3 를 이용한 LPCVD(Low Presure Chemical Vapor Deposition) 방식으로 형성한다.
이어서, 마스크 공정을 실시하여 다이오드 영역(A) 내에서 캐소드가 형성될 영역과 로직 영역(B)이 오픈된 마스크(미도시)를 형성한다.
이어서, 상기 마스크를 이용한 LDD 이온주입공정을 실시하여 캐소드 영역과 로직 영역(B)에 각각 얕은 저농도 접합영역(219)을 형성한다.
이어서, 고농도 이온주입공정을 실시하여 캐소드 영역과 로직 영역(B)에 각각 깊은 고농도 접합영역(220)을 형성한다. 이로써, 로직 영역(B)에는 소오스/드레인 영역(221)이 형성된다.
이어서, 소오스/드레인 영역(221)이 형성된 전체 구조 상부에 포토 레지스트(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 애노드 영역이 오픈된 마스크, 즉 포토 레지스트 패턴(222)을 형성한다. 이때, 포토 레지스트 패턴(222)은 상부의 폭이 하부의 폭보다 크도록 형성하는 것이 바람직하다. 즉, 도시된 'C'와 같이 오픈된 내측벽이 수직하게 형성되는 것이 아니라, 네가티브 슬로프(negative slope)를 갖도록 형성된다. 또한, 포토 레지스트 패턴(222)은 후속 공정을 통해 증착될 Pt막(224)보다 두껍게 형성하는 것이 바람직하다.
전술한 바와 같이, 포토 레지스트 패턴(222)을 네가티브 슬로프를 갖도록 형성하고, Pt막(224)보다 두껍게 형성하는 이유는 포토 레지스트 패턴(222) 상부와 노출된 애노드 영역에 증착되는 Pt막(224)이 서로 연결되지 않도록 하기 위함이다. 이렇게 함으로써, 후속 스트립 공정(225, 도 3b참조)을 통해 포토 레지스트 패턴(222) 제거공정시 포토 레지스트 패턴(222)이 제거되는 동시에 그 상부에 증착된 Pt막(224) 또한 함께 제거할 수 있다. 만약, 포토 레지스트 패턴(222) 상부와 노출된 애노드 영역에 증착되는 Pt막(224)이 서로 연결되는 경우 포토 레지스트 패턴 (222)의 전면에 걸쳐 증착된 Pt막(224)으로 인해 스트립 공정을 통해 포토 레지스트 패턴(222)을 제거하기가 어려워 진다.
이어서, 스퍼터(sputter) 방식을 이용한 증착공정(223)을 실시하여 Pt막(224)을 증착한다. 이때, 수직한 방향으로 방향성을 주어 Pt막(224)이 포토 레지스트 패턴(222)의 내측벽에는 증착되지 않도록 하는 것이 바람직하다. 이러한 이유는 전술한 바와 같은 이유와 같다.
이어서, 도 3b에 도시된 바와 같이, 스트립 공정(225)을 실시하여 포토 레지스트 패턴(222)을 제거한다. 이때, 스트립 공정(225)시 사용되는 습식용액은 오픈된 포토 레지스트 패턴(222)의 내측벽으로 유입되어 포토 레지스트 패턴(222)을 제거하게 된다. 이로써, Pt막(224)은 애노드 영역에만 잔류되게 된다.
한편, 동도면에서는 포토 레지스트 패턴(222)과 그 상부에 증착된 Pt막(224)이 제거되지 않고 잔류된 상태로 도시되어 있으나, 이는 스트립 공정(225)시 사용되는 습식용액이 유입되는 방향을 설명하기 위한 것으로서, 포토 레지스트 패턴(222)과 그 상부에 증착된 Pt막(224)은 스트립 공정(225)에 의해 함께 제거된다.
이어서, 도 3c에 도시된 바와 같이, 애노드 영역에 Pt막(224)이 잔류된 전체 구조 상부의 단차를 따라 Ti막(226)(또는, Co막)을 증착한다. 이외에, Ti막/CO막 또는 Co막/Ti막의 적층 구조로 형성할 수도 있다.
이어서, 도 3d에 도시된 바와 같이, 열처리 공정(227)을 실시하여 Ti막(226)과 고농도 접합영역(220), 소오스/드레인 영역(221) 및 게이트 전극(216)을 각각 반응시킨다. 이로써, 고농도 접합영역(220), 소오스/드레인 영역(221) 및 게이트 전극(216) 상부에는 TiSi2층(228)이 형성된다. 이후, 미반응된 Ti막(226)은 제거한다.
한편, 열처리 공정(227)에 의해 애노드 영역에 형성된 Pt막(224, 도 3c참조)은 기판(210)과 반응한다. 이에 따라, 애노드 영역에는 애노드 전극으로 PtSi층(224a)이 형성된다.
이어서, 도 3e에 도시된 바와 같이, TiSi2층(228)이 형성된 전체 구조 상부에 층간 절연막(229)을 형성한다. 이때, 층간 절연막(229)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(229)은 HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용한 단층막으로 형성하거나, 이 들이 적어도 2층 이상 적층된 적층 구조로 형성한다.
이어서, 포토 리소그래피 공정을 실시하여 TiSi2층(228), PtSi층(224a)이 노출되는 컨택홀(미도시)을 형성한다.
이어서, 상기 컨택홀이 매립되도록 캐소드 영역과 로직 영역(B)에 형성된 TiSi2층(22)과 각각 접속된 컨택 플러그(contact plug)를 포함하는 복수의 금속배선(230)을 형성한다.
한편, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 반도체 소자의 제 조방법에서는 애노드 전극으로 Pt막을 사용하고 있으나, 이는 설명의 편의를 위한 일례로서 리버스 리키지 특성을 열화시키는 범위 내에서 일함수가 Pt와 비슷한 금속물질은 모두 적용할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, Pt를 애노드 전극에 적용한 SCB 다이오드와 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법에 있어서, 애노드 영역이 오픈된 포토 레지스트 패턴을 형성한 후 포토 레지스트 패턴의 내측벽에 Pt막이 증착되지 않도록 애노드 영역과 포토 레지스트 패턴 상부에 Pt막을 증착하고, 스트립 공정을 통해 포토 레지스트 패턴을 제거하는 동시에 그 상부에 증착된 Pt막을 함께 제거하여 애노드 전극을 형성함으로써 종래기술에서 Pt 식각공정을 통해 애노드 전극을 형성하는 공정에서 발생하는 기판의 손상을 방지할 수 있다.
또한, 본 발명에 의하면, Pt 식각공정을 적용하는 종래기술에 따른 반도체 소자의 제조방법에서 단차에 의해 로직 소자의 스페이서에 잔류되는 Pt막을 원천적으로 제거하여 Pt막의 잔류에 의해 소자의 특성이 열화되는 것을 원천적으로 방지 할 수 있다.
또한, 본 발명에 의하면, 일함수가 높은 Pt막을 적용하여 애노드 전극을 형성함으로써 리버스 리키지 특성을 개선시켜 고주파 소자의 특성 저하없이 고주파 SOC(System On Chip)를 제작할 수 있다.

Claims (9)

  1. SCB(Schottky barrier) 다이오드가 형성될 제1 영역과 로직 소자가 형성될 제2 영역이 정의되고, 상기 제2 영역의 일부에 게이트 전극이 형성된 기판을 제공하는 단계;
    상기 제1 영역의 캐소드 영역과, 상기 게이트 전극의 양측벽으로 노출된 상기 제2 영역에 접합영역을 형성하는 단계;
    상기 제2 영역의 애노드 영역이 오픈된 마스크를 형성하는 단계;
    오픈된 상기 마스크의 내측벽을 제외한 상기 마스크의 상부와 상기 애노드 영역에 제1 금속층을 증착하는 단계;
    상기 마스크를 제거하여 상기 마스크 상부에 증착된 상기 제1 금속층을 제거하는 단계;
    상기 애노드 영역에 잔류된 상기 제1 금속층을 포함하는 전체 구조 상부의 단차를 따라 제2 금속층을 증착하는 단계; 및
    열처리 공정을 실시하여 상기 접합영역과 상기 게이트 전극의 상부에 제1 금속실리사이드층을 형성하고, 상기 애노드 영역에는 제2 금속실리사이드층을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 금속층은 상기 제2 금속층보다 일함수가 높은 금속층으로 형성하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 금속층은 Pt로 형성하고, 상기 제2 금속층은 Ti 또는 Co로 형성하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 마스크는 포토 레지스트로 형성하는 반도체 소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 마스크는 오픈되는 상부폭이 하부폭보다 작도록 형성하는 반도체 소자의 제조방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 마스크는 하부방향으로 갈수록 폭이 넓어지는 네가티브 슬로프를 갖도록 형성하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1 금속층은 수직한 방향으로 증착되도록 방향성을 갖는 스퍼터 방식으로 증착하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 마스크는 오픈된 내측벽을 통해 식각용액이 유입되도록 하여 제거하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 캐소드 영역과 상기 애노드 영역은 소자 분리막을 통해 서로 분리되는 반도체 소자의 제조방법.
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