KR100591178B1 - 반도체 소자의 제조 방법 - Google Patents
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- polycrystalline silicon
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- 238000000034 method Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 title abstract description 17
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 238000001259 photo etching Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
기판 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 다결정 규소층을 형성하는 단계, 상기 다결정 규소층 위에 희생층을 형성하는 단계, 상기 다결정 규소층에 불순물을 주입하는 단계, 및 상기 불순물 주입된 다결정 규소층을 사진 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공함으로써, 플라즈마 등에 의하여 다결정 규소층이 손상되는 것을 방지하여 안정된 소자를 구현할 수 있다.
반도체 소자, 희생층, 실리사이드, 폴리 피트
Description
도 1 내지 도 10은 본 발명에 따른 반도체 소자의 제조 방법을 순차적으로 보여주는 단면도이다.
*도면의 주요부분에 대한 부호의 설명
10:반도체 기판 11:아이솔레이션
13:게이트 절연막 15:다결정 규소층
15a:N형 다결정 규소층 15b:P형 다결정 규소층
15a':N형 게이트 패턴 15b':P형 게이트 패턴
15a':N형 게이트 패턴 15b':P형 게이트 패턴
18:희생층 20:포토레지스트막
21:산화막 23:질화막
30:금속층 40:실리사이드층
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 다결정 규소층 내에 폴리 피트(poly pit)가 발생하는 것을 방지하여 안정된 소자를 구현하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 LOCOS(local oxidation of Silicon) 또는 STI(shallow trench isolation) 소자 분리 방법에 의해 분리된 소자 영역에 게이트 패턴 및 소스/드레인 영역을 구비하는 트랜지스터를 형성하여 이루어진다.
그런데, 이러한 트랜지스터의 형성 단계에서 다결정 규소층은, 게이트 절연막 및 다결정 규소층을 순차적으로 적층한 후 식각하는 단계 및 플라즈마 애쉬(ash) 단계 등 여러 단계에서 플라즈마(plasma)에 노출되어진다.
이러한 일련의 과정들을 통해, 다결정 규소층 위에 축적된 전자들이 플라즈마(plasma)에 직접 노출되는 경우 다결정 규소층 상의 특정 영역의 식각 속도가 증가하여 다결정 규소층 내에 소정의 크기를 가지는 홀(hole)이 형성될 수 있다. 이와 같이 과식각(overetching)에 의해 다결정 규소층 내에 형성되는 홀을 폴리 피트(poly pit)라고 한다. 이러한 폴리 피트(poly pit)는 이후에 진행되는 실리사이드 형성을 방해하는 역할을 한다. 따라서, 폴리 피트에 의해 반도체 소자의 전기적인 특성이 저하되게 되고, 이로써 DC측정 등에서 높은 저항을 유발하거나 소자의 신뢰성을 저하시키는 문제점이 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위한 것으로써, 다결정 규소층 내에 폴리 피트가 발생하는 것을 방지하여 안정된 소자를 구현하기 위한 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은, 기판 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 다결정 규소층을 형성하는 단계, 상기 다결 정 규소층 위에 희생층을 형성하는 단계, 상기 다결정 규소층에 불순물을 주입하는 단계, 및 상기 불순물 주입된 다결정 규소층을 사진 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
또한, 상기 다결정 규소층은 2000 내지 3000Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 희생층은 산화 규소(SiO2) 또는 질화 규소(SiNx)로 이루어지는 것이 바람직하다.
또한, 상기 희생층은 10 내지 200Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 불순물을 주입하는 단계 이전에 N형 다결정 규소 패턴 및 P형 다결정 규소 패턴의 영역을 분리하는 단계를 더 포함한다.
또한, 상기 불순물을 주입하는 단계 이후에 상기 희생층을 제거하는 단계를 더 포함하며, 이 경우 상기 희생층은 불산(HF)용액을 이용하여 제거하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였 다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 10은 본 발명에 따른 반도체 소자의 제조 방법을 공정 단계별로 나타낸 단면도이다.
우선, 도 1에서 보는 바와 같이, 제1 도전형, 예컨대 P형 반도체 기판(10)의 필드 영역간의 전기적 절연을 위해 반도체 기판(10)의 필드(field) 영역에 아이솔레이션층(11)을 형성한다. 본 실시예에서는 상기 아이솔레이션(11)을 STI(Shallow Trench Isolation) 공정에 의해 형성하였지만, 그 외에 로코스(local oxidation of Silicon, LOCOS) 공정에 따라 형성할 수도 있다.
그 다음, 열산화(thermal oxidation) 공정 또는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition) 공정을 이용하여 반도체 기판(10)의 필드 영역 상에 산화규소(SiO2) 등으로 이루어진 게이트 절연막(13)을 적층한다. 상기 게이트 절연막(13)은 소자의 특성에 따라 다르게 형성될 수 있으나, 예컨대 약 1000Å 정도의 두께로 형성한다.
이어서, 도 2에서 보는 바와 같이, 상기 게이트 절연막(13) 위에 예컨대 P형 도핑된 다결정 규소층(15)을 적층한다. 상기 다결정 규소층(15)은 약 2000 내지 3000Å의 두께로 형성한다.
그 다음, 도 3에서 보는 바와 같이, 상기 P형 도핑된 다결정 규소층(15) 위에 플라즈마 손상 방지층으로서 희생층(18)을 형성한다. 상기 희생층(18)은 산화규소(SiO2) 또는 질화규소(SiNx)로 이루어질 수 있다.
상기 희생층(18)은 이후에 수행되는 플라즈마 불순물 주입(plasma immersion ion implantation) 공정 또는 플라즈마 애쉬(plasma ash) 공정 등에서 다결정 규소층(15)이 플라즈마에 직접 노출되는 것을 방지하는 역할을 한다. 다결정 규소층(15)이 플라즈마에 직접 노출되는 경우, 다결정 규소층(15) 위의 특정 영역 또는 경계 영역에서의 식각 속도 차이로 인하여 다결정 규소층 내에 폴리 피트(poly pit)가 형성될 수 있다. 다결정 규소층(15) 내에 폴리 피트가 형성되는 경우 후속 공정인 실리사이드(silicide) 형성이 방해되어 전기적인 특성을 저하시키게 된다. 본 발명에서는, 이러한 문제점을 해결하기 위하여, 다결정 규소층(15) 위에 희생층(18)을 형성함으로써, 다결정 규소층(15) 표면이 플라즈마에 직접 노출되는 것을 방지할 수 있다. 상기 희생층(18)은 산화규소(SiO2) 또는 질화규소(SiNx) 등으로 이루어지며, 약 10 내지 200Å의 두께로 형성한다.
그 다음, 상기 희생층(18) 위에 포토레지스트막을 형성하고 이후에 N형 다결정 규소층을 형성할 영역 상의 포토레지스트막을 제거한다. 따라서, 도 4에서 보는 바와 같이 소정 영역에만 포토레지스트막(20)이 형성되어 있다.
이어서, 상기 포토레지스트막(20)을 마스크로 하여, 포토레지스트막(20)이 형성되지 않은 영역의 다결정 규소층(15)에 인(P) 등의 N형 불순물을 고농도(n+)로 주입하여 N형 도핑된 다결정 규소층(15a)을 형성한다.
이로써, N형 도핑된 다결정 규소층(15a) 및 P형 도핑된 다결정 규소층(15b)이 형성된다.
그 다음, 상기 포토레지스트막(20)을 플라즈마를 이용한 건식 식각(dry etching) 또는 식각액을 이용한 습식 식각(wet etching)을 이용하여 제거한다. 또한, 상기 다결정 규소층(15a, 15b) 위에 형성되어 있는 희생층(18)도 제거한다. 상기 희생층(18)은 불산(HF)을 포함한 식각액을 이용한 습식 식각으로 제거한다.
이어서, 도 6에서 보는 바와 같이, 상기 N형 도핑된 다결정 규소층(15a) 및 P형 도핑된 다결정 규소층(15b)을 사진 식각 공정에 따라 패터닝하여 N형 및 P형 게이트 패턴(15a', 15b')을 형성하며, 이 때 상기 N형 및 P형 게이트 패턴(15a', 15b') 외측의 필드 영역 상에는 게이트 절연막이 잔존하지 않도록 제거하는 것이 바람직하다.
이후, 저농도 도핑 드레인(Lightly Doped Drain: LDD) 구조를 형성하기 위하여, N형 및 P형 게이트 패턴(15a', 15b')의 양측 필드 영역에 제2 도전형인 n형의 불순물(도시 안됨), 예컨대 인(P)을 저농도(n-)로 주입한다.
그 다음, 도 7에 도시된 바와 같이, 산화막(21) 및 질화막(23)을 순차적으로 적층한다. 이어서, 도 8에 도시된 바와 같이, 이방성 식각 특성을 갖는 건식 식각 공정을 이용하여 상기 필드 영역 상의 산화막(21) 및 질화막(23)을 식각한다.
이로써, N형 및 P형 게이트 패턴(15a', 15b')의 측면에 스페이서(22)가 형성된다.
이후, 도 9에 도시된 바와 같이, N형 및 P형 게이트 패턴(15a', 15b')의 양측 필드 영역에 고농도(n+)의 소스 영역 및 드레인 영역을 형성하기 위한 인(P)과 같은 불순물(도시 안됨)을 고농도(n+)로 주입한 후, 이온들의 활성화를 위한 열처리 공정(activation)을 실시한다. 이로써, N형 및 P형 게이트 패턴(15a', 15b')을 사이에 두고 LDD 구조를 갖는 소스 영역 및 드레인 영역이 형성된다.
이어서, N형 및 P형 게이트 패턴(15a', 15b'), 소스 영역, 드레인 영역 및 스페이서(22)를 포함한 반도체 기판(10)의 전면에 예컨대 니켈(Ni)과 같은 낮은 비저항을 가지는 금속층(30)을 형성한다.
이어서, 상기 금속층(30)을 헬륨(He) 또는 아르곤(Ar) 등의 불활성 가스 분위기에서 급속 열처리 공정(Rapid Thermal Processing: RTP) 또는 통상적인 열처리 공정에 의해 열처리한다. 이 경우, 도 10에서 보는 바와 같이, N형 및 P형 게이트 패턴(15a', 15b'), 소스 영역 및 드레인 영역 상의 금속층(30)이 실리사이드(silicide)층(40)으로 변화하나, 스페이서(22)를 포함한 나머지 부분 상의 금속층(30)은 실리사이드화되지 않고 미반응한 채 그대로 존재한다.
마지막으로, 예를 들어, 습식 식각 공정을 이용하여 실리사이드로 변하지 않은 나머지 금속층을 완전히 식각한다.
이로써, N형 및 P형 게이트 패턴(15a', 15b'), 소스 영역 및 드레인 영역 상에만 실리사이드층(40)이 남게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실 시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기와 같이, 다결정 규소층 위에 별도의 희생층을 더 형성함으로써, 이후에 수행되는 플라즈마 공정 등에 의해 다결정 규소층 내에 폴리 피트가 형성되는 것을 방지하여 안정된 소자를 구현할 수 있다.
Claims (7)
- 기판 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 다결정 규소층을 형성하는 단계,상기 다결정 규소층 위에 산화 규소(SiO2) 또는 질화 규소(SiNx)로 이루어지는 희생층을 형성하는 단계,상기 다결정 규소층에 불순물을 주입하는 단계,상기 희생층을 제거하는 단계, 및상기 불순물 주입된 다결정 규소층을 사진 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 다결정 규소층은 2000 내지 3000Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 삭제
- 제1항에서, 상기 희생층은 10 내지 200Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 불순물을 주입하는 단계 이전에 N형 다결정 규소 패턴 및 P 형 다결정 규소 패턴의 영역을 분리하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 삭제
- 제1항에서, 상기 희생층을 제거하는 단계는 불산(HF)용액을 이용하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040087882A KR100591178B1 (ko) | 2004-11-01 | 2004-11-01 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040087882A KR100591178B1 (ko) | 2004-11-01 | 2004-11-01 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060038751A KR20060038751A (ko) | 2006-05-04 |
| KR100591178B1 true KR100591178B1 (ko) | 2006-06-19 |
Family
ID=37146216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040087882A KR100591178B1 (ko) | 2004-11-01 | 2004-11-01 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100591178B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842747B1 (ko) * | 2006-12-29 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 폴리게이트 형성방법 |
-
2004
- 2004-11-01 KR KR1020040087882A patent/KR100591178B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20060038751A (ko) | 2006-05-04 |
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