JP3778065B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、トランジスタと、キャパシタを同一半導体基板上に搭載した半導体IC等に適用して好適な半導体装置の製造方法に関するものである。詳しくは、トランジスタとキャパシタを同一半導体基板に形成する際に、半導体基板のトランジスタ形成領域に保護膜を覆った後、このトランジスタ形成領域を含むキャパシタ形成領域に絶縁性の膜を形成することによって、この絶縁性の膜を加工する際のトランジスタ形成領域への加工ダメージを上記の保護膜によって阻止できるようにしたものである。
【0002】
【従来の技術】
近年、電子製品の高性能化、多様化はますます進展しつつある。これに伴って、MOS(Metal Oxide Semiconductor)型電界効果トランジスタ等と、MIS(Metal Insulator Semiconductor structure)型キャパシタを同一半導体基板上に搭載した半導体装置の需要が高まりつつある。
【0003】
図6及び図7は従来例に係る半導体装置90の製造方法(その1、2)を示す工程図である。この半導体装置90は、MOS型電界効果トランジスタとMIS型キャパシタを同一半導体基板に搭載した半導体ICである。
【0004】
まず、図6Aに示すように、P型シリコンからなる半導体基板91にフィールド酸化膜92を形成する。このフィールド酸化膜92の形成は、LOCOS(local oxidation of silicon)法によって行う。次に、この半導体基板91を熱酸化して、犠牲酸化膜93を形成する。そして、この半導体基板91にリンイオンを選択的に注入して、MIS型キャパシタの下部電極となるN型拡散層94を形成する。
【0005】
次に、図6Bに示すように、MIS型キャパシタを形成する領域(以下で、キャパシタ形成領域ともいう)に開口部を有するレジスト・パターン95を半導体基板91上に形成する。そして、このレジスト・パターン95をマスクにして、キャパシタ形成領域の犠牲酸化膜をエッチングして除去する。
【0006】
このとき使用する薬液は、フッ酸水溶液である。犠牲酸化膜(シリコン酸化膜)と半導体基板(シングルシリコン)91は、このフッ酸水溶液に対して極めて良好なエッチングの選択比を示す。それゆえ、下地のシリコン基板91にダメージを与えることなく、犠牲酸化膜のみを容易に除去できる。
【0007】
次に、図6Cに示すように、キャパシタ形成領域を露出した半導体基板91上にシリコン窒化膜96を形成する。そして、図7Aに示すように、キャパシタ形成領域を覆うレジスト・パターン97をシリコン窒化膜96上に形成する。
【0008】
次に、このレジスト・パターン97をマスクにして、シリコン窒化膜96にRIE(Reactive Ion Etching)を施す。これにより、レジスト・パターン97から露出したシリコン窒化膜を完全に除去する。使用するエッチングガスは、CF4−Arの混合ガスである。
【0009】
このとき、MOS型電界効果トランジスタを形成する領域(以下で、トランジスタ形成領域ともいう)98の犠牲酸化膜93はエッチングされて膜減りするようになされる。これは、RIEでは、シリコン窒化膜と犠牲酸化膜(シリコン酸化膜)との間でエッチングの選択比が取れないためである。
【0010】
次に、レジスト・パターン97をアッシングして除去する。そして、半導体基板91をフッ酸水溶液でエッチングし、トランジスタ形成領域98上に残された犠牲酸化膜93等を除去する。
【0011】
次に、図7Bに示すように、半導体基板91を熱酸化して、トランジスタ形成領域にゲート酸化膜99を形成する。さらに、この半導体基板91上にリンをドープしたポリシリコン膜89と、タングステンシリサイド膜88を順次形成する。その後、このタングステンシリサイド膜88上に電極形成用のレジスト・パターン87を形成する。
【0012】
このレジスト・パターン87をマスクにして、タングステンシリサイド膜88、ポリシリコン膜89をドライエッチングする。これにより、図7Cに示すMIS型キャパシタの上部電極86と、MOS型電界効果トランジスタの電極85を形成できる。
【0013】
その後、これらの上部電極86及び電極85の側壁にサイドウォール84を形成する。そして、トランジスタ形成領域にヒ素イオンを選択的に注入して、ソース拡散層83A及びドレイン拡散層83Bを形成する。
【0014】
次に、この半導体基板91上に層間絶縁膜(図示せず)を形成し、上部電極86と電極85上にコンタクトホール(図示せず)を形成する。このコンタクトホールにプラグ電極(図示せず)を形成し、さらに、プラグ電極と接続する上部配線(図示せず)を層間絶縁膜上に形成して、半導体装置90を完成する。
【0015】
【発明が解決しようとする課題】
ところで、上述した半導体装置90の製造方法によれば、シリコン窒化膜と犠牲酸化膜(シリコン酸化膜)との間でエッチングの選択比が取れないために、図7Aにおいて、トランジスタ形成領域98のシリコン窒化膜をRIE法で除去する際に、下地の犠牲酸化膜93もエッチングしてしまい、膜減りさせていた。
【0016】
このため、シリコン窒化膜を過度にオーバエッチングした場合には、当該シリコン窒化膜に続いて犠牲酸化膜93も除去してしまい、半導体基板91を露出させてしまうおそれがあった。
【0017】
半導体基板91が露出すると、その表面はエッチングガスによってダメージを受けてしまい、特性の安定したMOS型電界効果トランジスタを形成できないという問題があった。
【0018】
また、上述した問題を回避するために、シリコン窒化膜へのエッチングを抑制した場合には、トランジスタ形成領域98にシリコン窒化膜(以下で、絶縁性の膜ともいう)又はその残査等が残ってしまい、良質なゲート酸化膜を形成できないおそれがあった。
ゲート酸化膜の品質が低下すると、MOS型電界効果トランジスタの特性や、信頼性が悪化してしまうおそれがあった。
【0019】
そこで、この発明はこのような問題を解決したものであって、絶縁性の膜を加工する際にトランジスタ形成領域への加工ダメージを阻止できるようにすると共に、特性の安定したトランジスタとキャパシタを同一半導体基板に信頼性高く形成できるようにした半導体装置の製造方法の提供を目的とする。
【0020】
【課題を解決するための手段】
上述した課題は、トランジスタとキャパシタを同一半導体基板に形成する方法であって、半導体基板に絶縁性の素子分離膜及び犠牲酸化膜を形成してトランジスタ形成領域及びキャパシタ形成領域を画定する工程と、トランジスタ形成領域及びキャパシタ形成領域が画定された半導体基板の全面に保護膜を形成する工程と、半導体基板の全面に形成された保護膜に関して、キャパシタ形成領域の保護膜を除去することにより、トランジスタ形成領域が保護膜で覆われた状態とする工程と、トランジスタ形成領域が保護膜で覆われた状態の半導体基板のキャパシタ形成領域から犠牲酸化膜を除去する工程と、キャパシタ形成領域から犠牲酸化膜が除去された半導体基板の全面に絶縁性の膜を形成する工程と、半導体基板の全面に形成された絶縁性の膜に関して、トランジスタ形成領域の絶縁性の膜を除去することにより、キャパシタ形成領域に誘電体用の絶縁性の膜を残す工程と、キャパシタ形成領域に誘電体用の絶縁性の膜が残された半導体基板のトランジスタ形成領域から保護膜を除去する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【0021】
本発明に係る半導体装置の製造方法によれば、トランジスタ形成領域を保護膜で保護した状態で、キャパシタの誘電体用に絶縁性の膜をエッチング法等により加工することができ、その際に、当該トランジスタ形成領域への加工ダメージを阻止できる。
【0022】
例えば、半導体基板の全面に保護膜を覆い、該保護膜からキャパシタ形成領域を露出させた後、この半導体基板に絶縁性の膜を形成し、この絶縁性の膜上にキャパシタ形成領域を覆うマスク部材を設け、その後、このマスク部材から露出した絶縁性の膜をエッチングして除去することによって、トランジスタ形成領域へのエッチングダメージを阻止できる。
【0023】
また、絶縁性の膜に対するエッチング速度が保護膜に対するエッチング速度よりも高い特定のエッチング材料を用いて、絶縁性の膜をエッチングすることによって、当該絶縁性の膜のみを容易に除去することができる。
【0024】
【発明の実施の形態】
以下図面を参照しながら、この発明の実施形態に係る半導体装置の製造方法について説明する。図1は本発明に係る半導体装置100の構成例を示す断面図である。
【0025】
この実施形態では、トランジスタとキャパシタを同一半導体基板に形成する際に、半導体基板のトランジスタ形成領域に保護膜を覆い、このトランジスタ形成領域を含むキャパシタ形成領域に絶縁性の膜を形成し、この絶縁性の膜を加工する際に、トランジスタ形成領域への加工ダメージを保護膜によって阻止できるようにすると共に、特性の安定したトランジスタとキャパシタを同一半導体基板に信頼性高く形成できるようにしたものである。
【0026】
はじめに、この半導体装置100の構成について説明する。図1に示す半導体装置100は、MOS型電界効果トランジスタ(以下で、トランジスタともいう)30と、MIS型キャパシタ(以下で、キャパシタともいう)50とを同一半導体基板に混載した半導体ICである。
【0027】
図1に示すように、この半導体装置100は半導体基板1を有している。この半導体基板1は、例えば、P型のシリコンウェハである。この半導体基板1には、n型の拡散層(以下で、n+拡散層ともいう)8と、このn+拡散層8を素子分離するフィールド酸化膜2が設けられている。フィールド酸化膜2の厚さは、300nm程度である。
【0028】
また、n+拡散層8上には、絶縁性の膜の一例となるシリコン窒化膜(Si3N4)11が設けられている。このシリコン窒化膜11は、キャパシタ50の誘電体として機能するものである。図1において、シリコン窒化膜11の膜厚は、例えば、30nm程度である。
【0029】
さらに、このシリコン窒化膜11上には、導電性を有するためにリン等が添加されたポリシリコン膜(以下で、リンドープドポリシリコン膜ともいう)14が設けられている。このリンドープドポリシリコン膜14の膜厚は、例えば、100nm程度である。
【0030】
また、このリンドープドポリシリコン膜14上には、タングステンシリサイド膜15が設けられている。このタングステンシリサイド(WSiX)膜15の膜厚は、例えば、100nm程度である。
【0031】
フィールド酸化膜2によってn+拡散層8と素子分離された半導体基板1の他の領域には、N型のソース拡散層18Aとドレイン拡散層18Bが設けられている。また、このソース拡散層18Aとドレイン拡散層18B間の半導体基板1上には、ゲート酸化膜13が設けられている。このゲート酸化膜13の膜厚は、例えば、7.5nm程度である。
さらに、このゲート酸化膜13上には、リンドープドポリシリコン膜14とタングステンシリサイド膜15が積層されている。
【0032】
半導体装置100では、上述したn+拡散層8と、シリコン窒化膜11と、リンドープドポリシリコン14及びタングステンシリサイド膜15等によってキャパシタ50を構成するようになされている。
【0033】
また、ソース拡散層18A及びドレイン拡散層18Bと、ゲート酸化膜13と、リンドープドポリシリコン膜14及びタングステンシリサイド膜15等によってトランジスタ30を構成するようになされている。
【0034】
次に、本発明の実施形態に係る半導体装置100の製造方法について説明する。図2〜図5は半導体装置100の製造方法(その1〜4)を示す工程図である。ここでは、図1に示した半導体装置100の製造方法を、図2〜図5の工程図にしたがって説明する。
【0035】
まず、図2Aに示すような半導体基板1を用意する。次に、この半導体基板1を熱酸化して、50nm程度のシリコン酸化膜(図示せず)を形成する。そして、LOCOS(local oxidation of silicon)法によって、この半導体基板1にフィールド酸化膜2を形成する。
【0036】
このフィールド酸化膜2によって、上述したキャパシタ50(図1参照)を形成する領域(キャパシタ形成領域)49と、トランジスタ30(図1参照)を形成する領域(トランジスタ形成領域)29が半導体基板1に画定される。
【0037】
フィールド酸化膜2を形成した後、半導体基板1に残されたマスク用のシリコン窒化膜(図示せず)を、ウエットエッチングして除去する。ウエットエッチングに使用する薬液(エッチャント)は、例えば、80℃程度に加熱したリン酸水溶液等である。次に、マスク用のシリコン窒化膜下に形成されていた50nm程度のシリコン酸化膜もウエットエッチングして除去する。使用するエッチャントは、フッ酸水溶液である。
【0038】
その後、この半導体基板1を熱酸化(パイロジェニック酸化)して、フィールド酸化膜2以外の領域に下地膜の一例となる犠牲酸化膜3を形成する。この犠牲酸化膜3は、40nm程度のシリコン酸化膜である。
【0039】
次に、図2Bに示すように、この犠牲酸化膜3を形成した半導体基板1上の全面に保護膜の一例となるポリシリコン膜4を形成する。トランジスタ形成領域29はこのポリシリコン膜4で覆われる。ポリシリコン膜4の形成は、例えば、減圧CVD(Chemical Vapor deposition)法によって行う。形成後のポリシリコン膜4の膜厚は、100nm程度である。
【0040】
次に、図2Cに示すように、キャパシタ形成領域49を開口するようにして、ポリシリコン膜4上に第1のレジスト・パターン5を形成する。このレジスト・パターンの形成は、フォトリソグラフィによって行う。
【0041】
そして、このレジスト・パターン5をマスクにして、キャパシタ形成領域49にあるポリシリコン膜をドライエッチングして除去する。このときのエッチング条件は、例えば、ガスCl2/HBr=15/35sccm、圧力0.4mPa、出力1150MHzW/10kHzWである。
【0042】
上述のエッチング条件では、ポリシリコン膜と犠牲酸化膜(シリコン酸化膜)3との間に高選択比が得られるので、犠牲酸化膜3をほとんど膜減りさせずにポリシリコン膜を選択的に除去できる。
【0043】
次に、レジスト・パターン5をアッシングして除去する。そして、図3Aに示すように、キャパシタの下部電極を形成する領域を開口するようにして、半導体基板1上に第2のレジスト・パターン6を形成する。
【0044】
そして、このレジスト・パターン6をマスクにして、半導体基板1にリン等のN型不純物イオンを注入する。これにより、キャパシタの下部電極として機能するn+拡散層8を半導体基板1に形成できる。このときのイオン注入エネルギーは、例えば、70keV程度である。また、リンイオンの注入量(ドーズ量)は、7.0E15cm-2程度である。
【0045】
n+拡散層8を形成した後、レジスト・パターン6をアッシングして除去する。そして、図3Bに示すように、キャパシタ形成領域49に開口部を有する第3のレジスト・パターン9を半導体基板1上に形成する。
【0046】
次に、このレジスト・パターン9をマスクにして、キャパシタ形成領域49に設けられていた犠牲酸化膜3をウエットエッチングして除去する。犠牲酸化膜3の下方に形成したn+拡散層8にエッチングダメージを与えないために、十分に希釈したフッ酸水溶液(例えば、5%vol)をエッチャントに使用する。
【0047】
キャパシタ形成領域49の犠牲酸化膜3を除去した後、図3Cに示すように、半導体基板の全面に絶縁性の膜の一例となるシリコン窒化膜11を形成する。このシリコン窒化膜11の形成は、例えば、減圧CVD法によって行う。形成後のシリコン窒化膜11の膜厚は、例えば、30nm程度である。
【0048】
次に、図4Aに示すように、キャパシタ形成領域を覆うマスク部材の一例となる第4のレジスト・パターン12をシリコン窒化膜11上に形成する。そして、このレジスト・パターン12から露出したシリコン窒化膜を、第1のエッチング材料の一例となるCF4−Ar混合ガスでドライエッチング(RIE法)する。このときのエッチング条件は、例えば、ガスCF4/Ar=25/450sccm、圧力307Pa、出力150Wである。
【0049】
このCF4−Ar混合ガスを使用したRIEでは、シリコン窒化膜11とポリシリコン膜4とは十分にエッチングの選択比が得られる。即ち、CF4−Ar混合ガスによるシリコン窒化膜11のエッチング速度は、ポリシリコン膜4のエッチング速度よりも高い。これにより、ポリシリコン膜4をほとんど膜減りさせることなく、シリコン窒化膜11のみを高選択的に除去することができる。
【0050】
従って、ポリシリコン膜4で覆われたトランジスタ形成領域29の犠牲酸化膜3と半導体基板面はCF4−Ar混合ガスに晒されずに済む。従来方式と比べて、シリコン窒化膜を除去する際に、十分な除去マージンを確保できる。
【0051】
キャパシタ用のシリコン窒化膜11をトランジスタ形成領域29から完全に除去した後、レジストパターン12をマスクにしてポリシリコン膜4をドライエッチング(RIE法)する。このとき使用するエッチングガスは、第2のエッチング材料の一例となるCl2−HBrの混合ガスである。エッチング条件は、例えば、ガスCl2/HBr=15/35sccm、圧力0.4mPa、出力1150MHzW/10kHzWである。
【0052】
このCl2−HBr混合ガスを使用したRIEでは、ポリシリコン膜4と犠牲酸化膜(シリコン酸化膜)3は十分にエッチングの選択比が得られる。即ち、Cl2−HBr混合ガスによるポリシリコン膜4のエッチング速度は、犠牲酸化膜3のエッチング速度よりも高い。
【0053】
これにより、図4Bに示すように、犠牲酸化膜3及びフィールド酸化膜(シリコン酸化膜)2をほとんど膜減りさせることなく、ポリシリコン膜のみを高選択的に除去することができる。
【0054】
その後、レジスト・パターン12をアッシングして除去する。そして、トランジスタ形成領域29に残された犠牲酸化膜3を、十分に希釈したフッ酸水溶液等でウエットエッチングして除去する。
【0055】
次に、半導体基板1を熱酸化して、トランジスタ形成領域29の半導体基板面にゲート酸化膜を形成する。図4Cにおいて、ゲート酸化膜13の膜厚は7.5nm程度である。
【0056】
そして、ゲート酸化膜13を形成した半導体基板1の全面にリンドープドポリシリコン膜14を形成する。このリンドープドポリシリコン膜14の形成は、例えば、CVDによって行う。形成後のリンドープドポリシリコン膜14の厚みは、100nm程度である。
【0057】
さらに、このリンドープドポリシリコン膜14上にタングステンシリサイド膜15を形成する。このタングステンシリサイド膜14の形成も、CVDによって行う。形成後のタングステンシリサイド膜15の厚みは、100nm程度である。
【0058】
次に、トランジスタ形成領域29及びキャパシタ形成領域49上に電極形成用の第5のレジスト・パターン16を形成する。そして、このレジスト・パターン15をマスクにして、タングステンシリサイド膜15及びリンドープドポリシリコン膜14をエッチングして除去する。これにより、図5Aに示すトランジスタ用の電極24と、キャパシタ用の上部電極25を形成できる。
【0059】
その後、半導体基板1の全面にシリコン酸化膜(図示せず)を形成する。このシリコン酸化膜の形成は、CVDによって行う。そして、このシリコン酸化膜に等方性エッチングを施して、電極24及び上部電極25の側壁にサイドウォールを形成する。
【0060】
次に、トランジスタ形成領域29にヒ素等の不純物イオンを選択的に注入し、ソース拡散層18A及びドレイン拡散層18Bを形成する。このときのイオン注入エネルギーは、35keV程度、注入量は5.0E15cm-2程度である。
【0061】
そして、図4Bに示すように、半導体基板1上に層間絶縁膜19を形成する。この層間絶縁膜19は、例えばBPSG(Boron Phosphorous Silicate Glass)膜である。この層間絶縁膜19は、O3−TEOS(tetra ethyl ortho silicate)常圧CVD方によってシリコン酸化膜(SiOX)を形成し、このシリコン酸化膜にホウ素とリンをドープして形成するようになされる。
【0062】
層間絶縁膜19を形成した後、当該層間絶縁膜19をリフロー処理して平坦化する。そして、電極24及び上部電極25上にコンタクトホールを形成する。このコンタクトホールに、Ti/TiN密着層とW膜等からなる積層構造のプラグ電極22を形成する。さらに、このプラグ電極22上にTiNバリアメタル/Al−Cu/TiN反射防止膜等からなる上層配線を形成し、図1に示した半導体装置100を完成する。
【0063】
このように、本発明に係る半導体装置100の製造方法によれば、トランジスタ30とキャパシタ50を同一半導体基板1に形成する際に、半導体基板1のトランジスタ形成領域29にポリシリコン膜4を覆い、このトランジスタ形成領域29を含むキャパシタ形成領域49にシリコン窒化膜11を形成するようになされる。
【0064】
従って、トランジスタ形成領域29をポリシリコン膜4で保護した状態で、シリコン窒化膜11をエッチングして除去することができ、その際に、当該領域29へのエッチングダメージを阻止できる。
これにより、特性の安定したトランジスタ30とキャパシタ50を同一半導体基板1に信頼性高く、かつ再現性良く形成できる。
【0065】
尚、この実施形態では、保護膜の一例としてポリシリコン膜の場合について説明したが、これに限られることはない。特定のエッチング材料に対して、絶縁性の膜と選択比がとれる任意の膜を保護膜として使用できる。
【0066】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、トランジスタとキャパシタを同一半導体基板に形成する際に、半導体基板の全面に形成された保護膜に関して、キャパシタ形成領域の保護膜を除去することにより、トランジスタ形成領域が保護膜で覆われた状態となされる。
【0067】
この構成によって、トランジスタ形成領域を保護膜で保護した状態で、キャパシタ形成領域で誘電体用に絶縁性の膜をエッチング法等により加工することができ、その際に、当該トランジスタ形成領域への加工ダメージを阻止できる。
従って、特性の安定したトランジスタとキャパシタを同一半導体基板に信頼性高く、かつ再現性良く形成できる。
【0068】
この発明は、MOS型電界効果トランジスタと、MIS型キャパシタを同一半導体基板上に搭載した半導体集積回路(IC)等に適用して極めて好適である。
【図面の簡単な説明】
【図1】本発明に係る半導体装置100の構成例を示す断面図である。
【図2】A〜Cは半導体装置100の製造方法(その1)を示す工程図である。
【図3】A〜Cは半導体装置100の製造方法(その2)を示す工程図である。
【図4】A〜Cは半導体装置100の製造方法(その3)を示す工程図である。
【図5】A及びBは半導体装置100の製造方法(その4)を示す工程図である。
【図6】A〜Cは従来例に係る半導体装置90の製造方法(その1)を示す工程図である。
【図7】A〜Cは半導体装置90の製造方法(その2)を示す工程図である。
【符号の説明】
1・・・半導体基板、3・・・犠牲酸化膜(下地膜)、4・・・ポリシリコン膜(保護膜)、12・・・レジスト・パターン(マスク部材)、29・・・トランジスタ形成領域、30・・・MOS型電界効果トランジスタ(トランジスタ)、49・・・キャパシタ形成領域、50・・・MIS型キャパシタ(キャパシタ)、100・・・半導体装置
Claims (5)
- トランジスタとキャパシタを同一半導体基板に形成する方法であって、
前記半導体基板に絶縁性の素子分離膜及び犠牲酸化膜を形成してトランジスタ形成領域及びキャパシタ形成領域を画定する工程と、
前記トランジスタ形成領域及びキャパシタ形成領域が画定された前記半導体基板の全面に保護膜を形成する工程と、
前記半導体基板の全面に形成された保護膜に関して、前記キャパシタ形成領域の保護膜を除去することにより、前記トランジスタ形成領域が保護膜で覆われた状態とする工程と、
前記トランジスタ形成領域が保護膜で覆われた状態の前記半導体基板のキャパシタ形成領域から犠牲酸化膜を除去する工程と、
前記キャパシタ形成領域から犠牲酸化膜が除去された前記半導体基板の全面に絶縁性の膜を形成する工程と、
前記半導体基板の全面に形成された絶縁性の膜に関して、前記トランジスタ形成領域の絶縁性の膜を除去することにより、前記キャパシタ形成領域に誘電体用の絶縁性の膜を残す工程と、
前記キャパシタ形成領域に誘電体用の絶縁性の膜が残された前記半導体基板のトランジスタ形成領域から前記保護膜を除去する工程とを有することを特徴とする半導体装置の製造方法。 - 前記半導体基板の全面に形成された保護膜に関して前記キャパシタ形成領域の保護膜を除去する際に、
前記トランジスタ形成領域に第1のマスク部材を形成し、その後、前記第1のマスク部材をマスクにして前記キャパシタ形成領域の保護膜を除去し、
前記半導体基板の全面に形成された絶縁性の膜に関し、前記トランジスタ形成領域の絶縁性の膜を除去する際に、
前記キャパシタ形成領域に第2のマスク部材を形成し、その後、前記第2のマスク部材をマスクにして前記トランジスタ形成領域の絶縁性の膜を除去することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記半導体基板の全面に形成された絶縁性の膜に関して前記トランジスタ形成領域の絶縁性の膜を除去する際に、
前記絶縁性の膜に対するエッチング速度が前記保護膜に対するエッチング速度よりも高い第1のエッチング材料を用いて、前記絶縁性の膜をエッチングして除去することを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記トランジスタ形成領域が保護膜で覆われた状態の前記半導体基板のキャパシタ形成領域から犠牲酸化膜を除去する際に、
前記トランジスタ形成領域に第3のマスク部材を形成し、その後、前記第3のマスク部材をマスクにして前記犠牲酸化膜を除去することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記キャパシタ形成領域に誘電体用の絶縁性の膜が残された前記半導体基板のトランジスタ形成領域から前記保護膜を除去する際に、
前記保護膜に対するエッチング速度が前記犠牲酸化膜に対するエッチング速度よりも高い第2のエッチング材料を用いて、前記トランジスタ形成領域の保護膜をエッチングして除去することを特徴とする請求項1に記載の半導体装置の製造方法。
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