JP2003158197A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003158197A JP2003158197A JP2001358040A JP2001358040A JP2003158197A JP 2003158197 A JP2003158197 A JP 2003158197A JP 2001358040 A JP2001358040 A JP 2001358040A JP 2001358040 A JP2001358040 A JP 2001358040A JP 2003158197 A JP2003158197 A JP 2003158197A
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Abstract
(57)【要約】
【課題】 絶縁性の膜を加工する際にトランジスタ形成
領域への加工ダメージを阻止できるようにすると共に、
特性の安定したトランジスタとキャパシタを同一半導体
基板に信頼性高く形成できるようにする。 【解決手段】 トランジスタとキャパシタを同一半導体
基板１に形成する方法であって、この半導体基板１にト
ランジスタ形成領域２９及びキャパシタ形成領域４９を
画定する工程と、少なくとも、この半導体基板１のトラ
ンジスタ形成領域２９にポリシリコン膜４を覆う工程
と、トランジスタ形成領域２９を含むように、このポリ
シリコン膜４が形成された半導体基板１のキャパシタ形
成領域４９に、シリコン窒化膜１１を形成する工程と、
このシリコン窒化膜１１を加工したのち、トランジスタ
形成領域２９のポリシリコン膜４を除去する工程とを有
するものである。トランジスタ形成領域２９へのエッチ
ングダメージをポリシリコン膜４によって阻止できる。
領域への加工ダメージを阻止できるようにすると共に、
特性の安定したトランジスタとキャパシタを同一半導体
基板に信頼性高く形成できるようにする。 【解決手段】 トランジスタとキャパシタを同一半導体
基板１に形成する方法であって、この半導体基板１にト
ランジスタ形成領域２９及びキャパシタ形成領域４９を
画定する工程と、少なくとも、この半導体基板１のトラ
ンジスタ形成領域２９にポリシリコン膜４を覆う工程
と、トランジスタ形成領域２９を含むように、このポリ
シリコン膜４が形成された半導体基板１のキャパシタ形
成領域４９に、シリコン窒化膜１１を形成する工程と、
このシリコン窒化膜１１を加工したのち、トランジスタ
形成領域２９のポリシリコン膜４を除去する工程とを有
するものである。トランジスタ形成領域２９へのエッチ
ングダメージをポリシリコン膜４によって阻止できる。
Description
【０００１】
【発明の属する技術分野】この発明は、トランジスタ
と、キャパシタを同一半導体基板上に搭載した半導体Ｉ
Ｃ等に適用して好適な半導体装置の製造方法に関するも
のである。詳しくは、トランジスタとキャパシタを同一
半導体基板に形成する際に、半導体基板のトランジスタ
形成領域に保護膜を覆った後、このトランジスタ形成領
域を含むキャパシタ形成領域に絶縁性の膜を形成するこ
とによって、この絶縁性の膜を加工する際のトランジス
タ形成領域への加工ダメージを上記の保護膜によって阻
止できるようにしたものである。
と、キャパシタを同一半導体基板上に搭載した半導体Ｉ
Ｃ等に適用して好適な半導体装置の製造方法に関するも
のである。詳しくは、トランジスタとキャパシタを同一
半導体基板に形成する際に、半導体基板のトランジスタ
形成領域に保護膜を覆った後、このトランジスタ形成領
域を含むキャパシタ形成領域に絶縁性の膜を形成するこ
とによって、この絶縁性の膜を加工する際のトランジス
タ形成領域への加工ダメージを上記の保護膜によって阻
止できるようにしたものである。
【０００２】
【従来の技術】近年、電子製品の高性能化、多様化はま
すます進展しつつある。これに伴って、ＭＯＳ(Metal O
xide Semiconductor)型電界効果トランジスタ等と、Ｍ
ＩＳ（Metal Insulator Semiconductor structure）型
キャパシタを同一半導体基板上に搭載した半導体装置の
需要が高まりつつある。
すます進展しつつある。これに伴って、ＭＯＳ(Metal O
xide Semiconductor)型電界効果トランジスタ等と、Ｍ
ＩＳ（Metal Insulator Semiconductor structure）型
キャパシタを同一半導体基板上に搭載した半導体装置の
需要が高まりつつある。
【０００３】図６及び図７は従来例に係る半導体装置９
０の製造方法（その１、２）を示す工程図である。この
半導体装置９０は、ＭＯＳ型電界効果トランジスタとＭ
ＩＳ型キャパシタを同一半導体基板に搭載した半導体Ｉ
Ｃである。
０の製造方法（その１、２）を示す工程図である。この
半導体装置９０は、ＭＯＳ型電界効果トランジスタとＭ
ＩＳ型キャパシタを同一半導体基板に搭載した半導体Ｉ
Ｃである。
【０００４】まず、図６Ａに示すように、Ｐ型シリコン
からなる半導体基板９１にフィールド酸化膜９２を形成
する。このフィールド酸化膜９２の形成は、ＬＯＣＯＳ
（local oxidation of silicon）法によって行う。次
に、この半導体基板９１を熱酸化して、犠牲酸化膜９３
を形成する。そして、この半導体基板９１にリンイオン
を選択的に注入して、ＭＩＳ型キャパシタの下部電極と
なるＮ型拡散層９４を形成する。
からなる半導体基板９１にフィールド酸化膜９２を形成
する。このフィールド酸化膜９２の形成は、ＬＯＣＯＳ
（local oxidation of silicon）法によって行う。次
に、この半導体基板９１を熱酸化して、犠牲酸化膜９３
を形成する。そして、この半導体基板９１にリンイオン
を選択的に注入して、ＭＩＳ型キャパシタの下部電極と
なるＮ型拡散層９４を形成する。
【０００５】次に、図６Ｂに示すように、ＭＩＳ型キャ
パシタを形成する領域（以下で、キャパシタ形成領域と
もいう）に開口部を有するレジスト・パターン９５を半
導体基板９１上に形成する。そして、このレジスト・パ
ターン９５をマスクにして、キャパシタ形成領域の犠牲
酸化膜をエッチングして除去する。
パシタを形成する領域（以下で、キャパシタ形成領域と
もいう）に開口部を有するレジスト・パターン９５を半
導体基板９１上に形成する。そして、このレジスト・パ
ターン９５をマスクにして、キャパシタ形成領域の犠牲
酸化膜をエッチングして除去する。
【０００６】このとき使用する薬液は、フッ酸水溶液で
ある。犠牲酸化膜（シリコン酸化膜）と半導体基板（シ
ングルシリコン）９１は、このフッ酸水溶液に対して極
めて良好なエッチングの選択比を示す。それゆえ、下地
のシリコン基板９１にダメージを与えることなく、犠牲
酸化膜のみを容易に除去できる。
ある。犠牲酸化膜（シリコン酸化膜）と半導体基板（シ
ングルシリコン）９１は、このフッ酸水溶液に対して極
めて良好なエッチングの選択比を示す。それゆえ、下地
のシリコン基板９１にダメージを与えることなく、犠牲
酸化膜のみを容易に除去できる。
【０００７】次に、図６Ｃに示すように、キャパシタ形
成領域を露出した半導体基板９１上にシリコン窒化膜９
６を形成する。そして、図７Ａに示すように、キャパシ
タ形成領域を覆うレジスト・パターン９７をシリコン窒
化膜９６上に形成する。
成領域を露出した半導体基板９１上にシリコン窒化膜９
６を形成する。そして、図７Ａに示すように、キャパシ
タ形成領域を覆うレジスト・パターン９７をシリコン窒
化膜９６上に形成する。
【０００８】次に、このレジスト・パターン９７をマス
クにして、シリコン窒化膜９６にＲＩＥ（Reactive Ion
Etching）を施す。これにより、レジスト・パターン９
７から露出したシリコン窒化膜を完全に除去する。使用
するエッチングガスは、ＣＦ 4−Ａｒの混合ガスであ
る。
クにして、シリコン窒化膜９６にＲＩＥ（Reactive Ion
Etching）を施す。これにより、レジスト・パターン９
７から露出したシリコン窒化膜を完全に除去する。使用
するエッチングガスは、ＣＦ 4−Ａｒの混合ガスであ
る。
【０００９】このとき、ＭＯＳ型電界効果トランジスタ
を形成する領域（以下で、トランジスタ形成領域ともい
う）９８の犠牲酸化膜９３はエッチングされて膜減りす
るようになされる。これは、ＲＩＥでは、シリコン窒化
膜と犠牲酸化膜（シリコン酸化膜）との間でエッチング
の選択比が取れないためである。
を形成する領域（以下で、トランジスタ形成領域ともい
う）９８の犠牲酸化膜９３はエッチングされて膜減りす
るようになされる。これは、ＲＩＥでは、シリコン窒化
膜と犠牲酸化膜（シリコン酸化膜）との間でエッチング
の選択比が取れないためである。
【００１０】次に、レジスト・パターン９７をアッシン
グして除去する。そして、半導体基板９１をフッ酸水溶
液でエッチングし、トランジスタ形成領域９８上に残さ
れた犠牲酸化膜９３等を除去する。
グして除去する。そして、半導体基板９１をフッ酸水溶
液でエッチングし、トランジスタ形成領域９８上に残さ
れた犠牲酸化膜９３等を除去する。
【００１１】次に、図７Ｂに示すように、半導体基板９
１を熱酸化して、トランジスタ形成領域にゲート酸化膜
９９を形成する。さらに、この半導体基板９１上にリン
をドープしたポリシリコン膜８９と、タングステンシリ
サイド膜８８を順次形成する。その後、このタングステ
ンシリサイド膜８８上に電極形成用のレジスト・パター
ン８７を形成する。
１を熱酸化して、トランジスタ形成領域にゲート酸化膜
９９を形成する。さらに、この半導体基板９１上にリン
をドープしたポリシリコン膜８９と、タングステンシリ
サイド膜８８を順次形成する。その後、このタングステ
ンシリサイド膜８８上に電極形成用のレジスト・パター
ン８７を形成する。
【００１２】このレジスト・パターン８７をマスクにし
て、タングステンシリサイド膜８８、ポリシリコン膜８
９をドライエッチングする。これにより、図７Ｃに示す
ＭＩＳ型キャパシタの上部電極８６と、ＭＯＳ型電界効
果トランジスタの電極８５を形成できる。
て、タングステンシリサイド膜８８、ポリシリコン膜８
９をドライエッチングする。これにより、図７Ｃに示す
ＭＩＳ型キャパシタの上部電極８６と、ＭＯＳ型電界効
果トランジスタの電極８５を形成できる。
【００１３】その後、これらの上部電極８６及び電極８
５の側壁にサイドウォール８４を形成する。そして、ト
ランジスタ形成領域にヒ素イオンを選択的に注入して、
ソース拡散層８３Ａ及びドレイン拡散層８３Ｂを形成す
る。
５の側壁にサイドウォール８４を形成する。そして、ト
ランジスタ形成領域にヒ素イオンを選択的に注入して、
ソース拡散層８３Ａ及びドレイン拡散層８３Ｂを形成す
る。
【００１４】次に、この半導体基板９１上に層間絶縁膜
（図示せず）を形成し、上部電極８６と電極８５上にコ
ンタクトホール（図示せず）を形成する。このコンタク
トホールにプラグ電極（図示せず）を形成し、さらに、
プラグ電極と接続する上部配線（図示せず）を層間絶縁
膜上に形成して、半導体装置９０を完成する。
（図示せず）を形成し、上部電極８６と電極８５上にコ
ンタクトホール（図示せず）を形成する。このコンタク
トホールにプラグ電極（図示せず）を形成し、さらに、
プラグ電極と接続する上部配線（図示せず）を層間絶縁
膜上に形成して、半導体装置９０を完成する。
【００１５】
【発明が解決しようとする課題】ところで、上述した半
導体装置９０の製造方法によれば、シリコン窒化膜と犠
牲酸化膜（シリコン酸化膜）との間でエッチングの選択
比が取れないために、図７Ａにおいて、トランジスタ形
成領域９８のシリコン窒化膜をＲＩＥ法で除去する際
に、下地の犠牲酸化膜９３もエッチングしてしまい、膜
減りさせていた。
導体装置９０の製造方法によれば、シリコン窒化膜と犠
牲酸化膜（シリコン酸化膜）との間でエッチングの選択
比が取れないために、図７Ａにおいて、トランジスタ形
成領域９８のシリコン窒化膜をＲＩＥ法で除去する際
に、下地の犠牲酸化膜９３もエッチングしてしまい、膜
減りさせていた。
【００１６】このため、シリコン窒化膜を過度にオーバ
エッチングした場合には、当該シリコン窒化膜に続いて
犠牲酸化膜９３も除去してしまい、半導体基板９１を露
出させてしまうおそれがあった。
エッチングした場合には、当該シリコン窒化膜に続いて
犠牲酸化膜９３も除去してしまい、半導体基板９１を露
出させてしまうおそれがあった。
【００１７】半導体基板９１が露出すると、その表面は
エッチングガスによってダメージを受けてしまい、特性
の安定したＭＯＳ型電界効果トランジスタを形成できな
いという問題があった。
エッチングガスによってダメージを受けてしまい、特性
の安定したＭＯＳ型電界効果トランジスタを形成できな
いという問題があった。
【００１８】また、上述した問題を回避するために、シ
リコン窒化膜へのエッチングを抑制した場合には、トラ
ンジスタ形成領域９８にシリコン窒化膜（以下で、絶縁
性の膜ともいう）又はその残査等が残ってしまい、良質
なゲート酸化膜を形成できないおそれがあった。ゲート
酸化膜の品質が低下すると、ＭＯＳ型電界効果トランジ
スタの特性や、信頼性が悪化してしまうおそれがあっ
た。
リコン窒化膜へのエッチングを抑制した場合には、トラ
ンジスタ形成領域９８にシリコン窒化膜（以下で、絶縁
性の膜ともいう）又はその残査等が残ってしまい、良質
なゲート酸化膜を形成できないおそれがあった。ゲート
酸化膜の品質が低下すると、ＭＯＳ型電界効果トランジ
スタの特性や、信頼性が悪化してしまうおそれがあっ
た。
【００１９】そこで、この発明はこのような問題を解決
したものであって、絶縁性の膜を加工する際にトランジ
スタ形成領域への加工ダメージを阻止できるようにする
と共に、特性の安定したトランジスタとキャパシタを同
一半導体基板に信頼性高く形成できるようにした半導体
装置の製造方法の提供を目的とする。
したものであって、絶縁性の膜を加工する際にトランジ
スタ形成領域への加工ダメージを阻止できるようにする
と共に、特性の安定したトランジスタとキャパシタを同
一半導体基板に信頼性高く形成できるようにした半導体
装置の製造方法の提供を目的とする。
【００２０】
【課題を解決するための手段】上述した課題は、トラン
ジスタとキャパシタを同一半導体基板に形成する方法で
あって、この半導体基板にトランジスタ形成領域及びキ
ャパシタ形成領域を画定する工程と、少なくとも、この
半導体基板のトランジスタ形成領域に保護膜を覆う工程
と、トランジスタ形成領域を含むように、この保護膜が
形成された半導体基板のキャパシタ形成領域に、絶縁性
の膜を形成する工程と、この絶縁性の膜を加工したの
ち、トランジスタ形成領域の保護膜を除去する工程とを
有することを特徴とする半導体装置の製造方法によって
解決される。
ジスタとキャパシタを同一半導体基板に形成する方法で
あって、この半導体基板にトランジスタ形成領域及びキ
ャパシタ形成領域を画定する工程と、少なくとも、この
半導体基板のトランジスタ形成領域に保護膜を覆う工程
と、トランジスタ形成領域を含むように、この保護膜が
形成された半導体基板のキャパシタ形成領域に、絶縁性
の膜を形成する工程と、この絶縁性の膜を加工したの
ち、トランジスタ形成領域の保護膜を除去する工程とを
有することを特徴とする半導体装置の製造方法によって
解決される。
【００２１】本発明に係る半導体装置の製造方法によれ
ば、トランジスタ形成領域を保護膜で保護した状態で、
絶縁性の膜をエッチング法等により加工することがで
き、その際に、当該領域への加工ダメージを阻止でき
る。
ば、トランジスタ形成領域を保護膜で保護した状態で、
絶縁性の膜をエッチング法等により加工することがで
き、その際に、当該領域への加工ダメージを阻止でき
る。
【００２２】例えば、半導体基板の全面に保護膜を覆
い、該保護膜からキャパシタ形成領域を露出させた後、
この半導体基板に絶縁性の膜を形成し、この絶縁性の膜
上にキャパシタ形成領域を覆うマスク部材を設け、その
後、このマスク部材から露出した絶縁性の膜をエッチン
グして除去することによって、トランジスタ形成領域へ
のエッチングダメージを阻止できる。
い、該保護膜からキャパシタ形成領域を露出させた後、
この半導体基板に絶縁性の膜を形成し、この絶縁性の膜
上にキャパシタ形成領域を覆うマスク部材を設け、その
後、このマスク部材から露出した絶縁性の膜をエッチン
グして除去することによって、トランジスタ形成領域へ
のエッチングダメージを阻止できる。
【００２３】また、絶縁性の膜に対するエッチング速度
が保護膜に対するエッチング速度よりも高い特定のエッ
チング材料を用いて、絶縁性の膜をエッチングすること
によって、当該絶縁性の膜のみを容易に除去することが
できる。
が保護膜に対するエッチング速度よりも高い特定のエッ
チング材料を用いて、絶縁性の膜をエッチングすること
によって、当該絶縁性の膜のみを容易に除去することが
できる。
【００２４】
【発明の実施の形態】以下図面を参照しながら、この発
明の実施形態に係る半導体装置の製造方法について説明
する。図１は本発明に係る半導体装置１００の構成例を
示す断面図である。
明の実施形態に係る半導体装置の製造方法について説明
する。図１は本発明に係る半導体装置１００の構成例を
示す断面図である。
【００２５】この実施形態では、トランジスタとキャパ
シタを同一半導体基板に形成する際に、半導体基板のト
ランジスタ形成領域に保護膜を覆い、このトランジスタ
形成領域を含むキャパシタ形成領域に絶縁性の膜を形成
し、この絶縁性の膜を加工する際に、トランジスタ形成
領域への加工ダメージを保護膜によって阻止できるよう
にすると共に、特性の安定したトランジスタとキャパシ
タを同一半導体基板に信頼性高く形成できるようにした
ものである。
シタを同一半導体基板に形成する際に、半導体基板のト
ランジスタ形成領域に保護膜を覆い、このトランジスタ
形成領域を含むキャパシタ形成領域に絶縁性の膜を形成
し、この絶縁性の膜を加工する際に、トランジスタ形成
領域への加工ダメージを保護膜によって阻止できるよう
にすると共に、特性の安定したトランジスタとキャパシ
タを同一半導体基板に信頼性高く形成できるようにした
ものである。
【００２６】はじめに、この半導体装置１００の構成に
ついて説明する。図１に示す半導体装置１００は、ＭＯ
Ｓ型電界効果トランジスタ（以下で、トランジスタとも
いう）３０と、ＭＩＳ型キャパシタ（以下で、キャパシ
タともいう）５０とを同一半導体基板に混載した半導体
ＩＣである。
ついて説明する。図１に示す半導体装置１００は、ＭＯ
Ｓ型電界効果トランジスタ（以下で、トランジスタとも
いう）３０と、ＭＩＳ型キャパシタ（以下で、キャパシ
タともいう）５０とを同一半導体基板に混載した半導体
ＩＣである。
【００２７】図１に示すように、この半導体装置１００
は半導体基板１を有している。この半導体基板１は、例
えば、Ｐ型のシリコンウェハである。この半導体基板１
には、ｎ型の拡散層（以下で、ｎ＋拡散層ともいう）８
と、このｎ＋拡散層８を素子分離するフィールド酸化膜
２が設けられている。フィールド酸化膜２の厚さは、３
００ｎｍ程度である。
は半導体基板１を有している。この半導体基板１は、例
えば、Ｐ型のシリコンウェハである。この半導体基板１
には、ｎ型の拡散層（以下で、ｎ＋拡散層ともいう）８
と、このｎ＋拡散層８を素子分離するフィールド酸化膜
２が設けられている。フィールド酸化膜２の厚さは、３
００ｎｍ程度である。
【００２８】また、ｎ＋拡散層８上には、絶縁性の膜の
一例となるシリコン窒化膜（Ｓｉ3Ｎ4）１１が設けられ
ている。このシリコン窒化膜１１は、キャパシタ５０の
誘電体として機能するものである。図１において、シリ
コン窒化膜１１の膜厚は、例えば、３０ｎｍ程度であ
る。
一例となるシリコン窒化膜（Ｓｉ3Ｎ4）１１が設けられ
ている。このシリコン窒化膜１１は、キャパシタ５０の
誘電体として機能するものである。図１において、シリ
コン窒化膜１１の膜厚は、例えば、３０ｎｍ程度であ
る。
【００２９】さらに、このシリコン窒化膜１１上には、
導電性を有するためにリン等が添加されたポリシリコン
膜（以下で、リンドープドポリシリコン膜ともいう）１
４が設けられている。このリンドープドポリシリコン膜
１４の膜厚は、例えば、１００ｎｍ程度である。
導電性を有するためにリン等が添加されたポリシリコン
膜（以下で、リンドープドポリシリコン膜ともいう）１
４が設けられている。このリンドープドポリシリコン膜
１４の膜厚は、例えば、１００ｎｍ程度である。
【００３０】また、このリンドープドポリシリコン膜１
４上には、タングステンシリサイド膜１５が設けられて
いる。このタングステンシリサイド（ＷＳｉX）膜１５
の膜厚は、例えば、１００ｎｍ程度である。
４上には、タングステンシリサイド膜１５が設けられて
いる。このタングステンシリサイド（ＷＳｉX）膜１５
の膜厚は、例えば、１００ｎｍ程度である。
【００３１】フィールド酸化膜２によってｎ＋拡散層８
と素子分離された半導体基板１の他の領域には、Ｎ型の
ソース拡散層１８Ａとドレイン拡散層１８Ｂが設けられ
ている。また、このソース拡散層１８Ａとドレイン拡散
層１８Ｂ間の半導体基板１上には、ゲート酸化膜１３が
設けられている。このゲート酸化膜１３の膜厚は、例え
ば、７．５ｎｍ程度である。さらに、このゲート酸化膜
１３上には、リンドープドポリシリコン膜１４とタング
ステンシリサイド膜１５が積層されている。
と素子分離された半導体基板１の他の領域には、Ｎ型の
ソース拡散層１８Ａとドレイン拡散層１８Ｂが設けられ
ている。また、このソース拡散層１８Ａとドレイン拡散
層１８Ｂ間の半導体基板１上には、ゲート酸化膜１３が
設けられている。このゲート酸化膜１３の膜厚は、例え
ば、７．５ｎｍ程度である。さらに、このゲート酸化膜
１３上には、リンドープドポリシリコン膜１４とタング
ステンシリサイド膜１５が積層されている。
【００３２】半導体装置１００では、上述したｎ＋拡散
層８と、シリコン窒化膜１１と、リンドープドポリシリ
コン１４及びタングステンシリサイド膜１５等によって
キャパシタ５０を構成するようになされている。
層８と、シリコン窒化膜１１と、リンドープドポリシリ
コン１４及びタングステンシリサイド膜１５等によって
キャパシタ５０を構成するようになされている。
【００３３】また、ソース拡散層１８Ａ及びドレイン拡
散層１８Ｂと、ゲート酸化膜１３と、リンドープドポリ
シリコン膜１４及びタングステンシリサイド膜１５等に
よってトランジスタ３０を構成するようになされてい
る。
散層１８Ｂと、ゲート酸化膜１３と、リンドープドポリ
シリコン膜１４及びタングステンシリサイド膜１５等に
よってトランジスタ３０を構成するようになされてい
る。
【００３４】次に、本発明の実施形態に係る半導体装置
１００の製造方法について説明する。図２〜図５は半導
体装置１００の製造方法（その１〜４）を示す工程図で
ある。ここでは、図１に示した半導体装置１００の製造
方法を、図２〜図５の工程図にしたがって説明する。
１００の製造方法について説明する。図２〜図５は半導
体装置１００の製造方法（その１〜４）を示す工程図で
ある。ここでは、図１に示した半導体装置１００の製造
方法を、図２〜図５の工程図にしたがって説明する。
【００３５】まず、図２Ａに示すような半導体基板１を
用意する。次に、この半導体基板１を熱酸化して、５０
ｎｍ程度のシリコン酸化膜（図示せず）を形成する。そ
して、ＬＯＣＯＳ（local oxidation of silicon）法に
よって、この半導体基板１にフィールド酸化膜２を形成
する。
用意する。次に、この半導体基板１を熱酸化して、５０
ｎｍ程度のシリコン酸化膜（図示せず）を形成する。そ
して、ＬＯＣＯＳ（local oxidation of silicon）法に
よって、この半導体基板１にフィールド酸化膜２を形成
する。
【００３６】このフィールド酸化膜２によって、上述し
たキャパシタ５０（図１参照）を形成する領域（キャパ
シタ形成領域）４９と、トランジスタ３０（図１参照）
を形成する領域（トランジスタ形成領域）２９が半導体
基板１に画定される。
たキャパシタ５０（図１参照）を形成する領域（キャパ
シタ形成領域）４９と、トランジスタ３０（図１参照）
を形成する領域（トランジスタ形成領域）２９が半導体
基板１に画定される。
【００３７】フィールド酸化膜２を形成した後、半導体
基板１に残されたマスク用のシリコン窒化膜（図示せ
ず）を、ウエットエッチングして除去する。ウエットエ
ッチングに使用する薬液（エッチャント）は、例えば、
８０℃程度に加熱したリン酸水溶液等である。次に、マ
スク用のシリコン窒化膜下に形成されていた５０ｎｍ程
度のシリコン酸化膜もウエットエッチングして除去す
る。使用するエッチャントは、フッ酸水溶液である。
基板１に残されたマスク用のシリコン窒化膜（図示せ
ず）を、ウエットエッチングして除去する。ウエットエ
ッチングに使用する薬液（エッチャント）は、例えば、
８０℃程度に加熱したリン酸水溶液等である。次に、マ
スク用のシリコン窒化膜下に形成されていた５０ｎｍ程
度のシリコン酸化膜もウエットエッチングして除去す
る。使用するエッチャントは、フッ酸水溶液である。
【００３８】その後、この半導体基板１を熱酸化（パイ
ロジェニック酸化）して、フィールド酸化膜２以外の領
域に下地膜の一例となる犠牲酸化膜３を形成する。この
犠牲酸化膜３は、４０ｎｍ程度のシリコン酸化膜であ
る。
ロジェニック酸化）して、フィールド酸化膜２以外の領
域に下地膜の一例となる犠牲酸化膜３を形成する。この
犠牲酸化膜３は、４０ｎｍ程度のシリコン酸化膜であ
る。
【００３９】次に、図２Ｂに示すように、この犠牲酸化
膜３を形成した半導体基板１上の全面に保護膜の一例と
なるポリシリコン膜４を形成する。トランジスタ形成領
域２９はこのポリシリコン膜４で覆われる。ポリシリコ
ン膜４の形成は、例えば、減圧ＣＶＤ（Chemical Vapor
deposition）法によって行う。形成後のポリシリコン
膜４の膜厚は、１００ｎｍ程度である。
膜３を形成した半導体基板１上の全面に保護膜の一例と
なるポリシリコン膜４を形成する。トランジスタ形成領
域２９はこのポリシリコン膜４で覆われる。ポリシリコ
ン膜４の形成は、例えば、減圧ＣＶＤ（Chemical Vapor
deposition）法によって行う。形成後のポリシリコン
膜４の膜厚は、１００ｎｍ程度である。
【００４０】次に、図２Ｃに示すように、キャパシタ形
成領域４９を開口するようにして、ポリシリコン膜４上
に第１のレジスト・パターン５を形成する。このレジス
ト・パターンの形成は、フォトリソグラフィによって行
う。
成領域４９を開口するようにして、ポリシリコン膜４上
に第１のレジスト・パターン５を形成する。このレジス
ト・パターンの形成は、フォトリソグラフィによって行
う。
【００４１】そして、このレジスト・パターン５をマス
クにして、キャパシタ形成領域４９にあるポリシリコン
膜をドライエッチングして除去する。このときのエッチ
ング条件は、例えば、ガスＣｌ2／ＨＢｒ＝１５／３５
ｓｃｃｍ、圧力０．４ｍＰａ、出力１１５０ＭＨｚＷ／
１０ｋＨｚＷである。
クにして、キャパシタ形成領域４９にあるポリシリコン
膜をドライエッチングして除去する。このときのエッチ
ング条件は、例えば、ガスＣｌ2／ＨＢｒ＝１５／３５
ｓｃｃｍ、圧力０．４ｍＰａ、出力１１５０ＭＨｚＷ／
１０ｋＨｚＷである。
【００４２】上述のエッチング条件では、ポリシリコン
膜と犠牲酸化膜（シリコン酸化膜）３との間に高選択比
が得られるので、犠牲酸化膜３をほとんど膜減りさせず
にポリシリコン膜を選択的に除去できる。
膜と犠牲酸化膜（シリコン酸化膜）３との間に高選択比
が得られるので、犠牲酸化膜３をほとんど膜減りさせず
にポリシリコン膜を選択的に除去できる。
【００４３】次に、レジスト・パターン５をアッシング
して除去する。そして、図３Ａに示すように、キャパシ
タの下部電極を形成する領域を開口するようにして、半
導体基板１上に第２のレジスト・パターン６を形成す
る。
して除去する。そして、図３Ａに示すように、キャパシ
タの下部電極を形成する領域を開口するようにして、半
導体基板１上に第２のレジスト・パターン６を形成す
る。
【００４４】そして、このレジスト・パターン６をマス
クにして、半導体基板１にリン等のＮ型不純物イオンを
注入する。これにより、キャパシタの下部電極として機
能するｎ＋拡散層８を半導体基板１に形成できる。この
ときのイオン注入エネルギーは、例えば、７０ｋｅＶ程
度である。また、リンイオンの注入量（ドーズ量）は、
７．０Ｅ１５ｃｍ-2程度である。
クにして、半導体基板１にリン等のＮ型不純物イオンを
注入する。これにより、キャパシタの下部電極として機
能するｎ＋拡散層８を半導体基板１に形成できる。この
ときのイオン注入エネルギーは、例えば、７０ｋｅＶ程
度である。また、リンイオンの注入量（ドーズ量）は、
７．０Ｅ１５ｃｍ-2程度である。
【００４５】ｎ＋拡散層８を形成した後、レジスト・パ
ターン６をアッシングして除去する。そして、図３Ｂに
示すように、キャパシタ形成領域４９に開口部を有する
第３のレジスト・パターン９を半導体基板１上に形成す
る。
ターン６をアッシングして除去する。そして、図３Ｂに
示すように、キャパシタ形成領域４９に開口部を有する
第３のレジスト・パターン９を半導体基板１上に形成す
る。
【００４６】次に、このレジスト・パターン９をマスク
にして、キャパシタ形成領域４９に設けられていた犠牲
酸化膜３をウエットエッチングして除去する。犠牲酸化
膜３の下方に形成したｎ＋拡散層８にエッチングダメー
ジを与えないために、十分に希釈したフッ酸水溶液（例
えば、５％vol）をエッチャントに使用する。
にして、キャパシタ形成領域４９に設けられていた犠牲
酸化膜３をウエットエッチングして除去する。犠牲酸化
膜３の下方に形成したｎ＋拡散層８にエッチングダメー
ジを与えないために、十分に希釈したフッ酸水溶液（例
えば、５％vol）をエッチャントに使用する。
【００４７】キャパシタ形成領域４９の犠牲酸化膜３を
除去した後、図３Ｃに示すように、半導体基板の全面に
絶縁性の膜の一例となるシリコン窒化膜１１を形成す
る。このシリコン窒化膜１１の形成は、例えば、減圧Ｃ
ＶＤ法によって行う。形成後のシリコン窒化膜１１の膜
厚は、例えば、３０ｎｍ程度である。
除去した後、図３Ｃに示すように、半導体基板の全面に
絶縁性の膜の一例となるシリコン窒化膜１１を形成す
る。このシリコン窒化膜１１の形成は、例えば、減圧Ｃ
ＶＤ法によって行う。形成後のシリコン窒化膜１１の膜
厚は、例えば、３０ｎｍ程度である。
【００４８】次に、図４Ａに示すように、キャパシタ形
成領域を覆うマスク部材の一例となる第４のレジスト・
パターン１２をシリコン窒化膜１１上に形成する。そし
て、このレジスト・パターン１２がら露出したシリコン
窒化膜を、第１のエッチング材料の一例となるＣＦ4−
Ａｒ混合ガスでドライエッチング（ＲＩＥ法）する。こ
のときのエッチング条件は、例えば、ガスＣＦ4／Ａｒ
＝２５／４５０ｓｃｃｍ、圧力３０７Ｐａ、出力１５０
Ｗである。
成領域を覆うマスク部材の一例となる第４のレジスト・
パターン１２をシリコン窒化膜１１上に形成する。そし
て、このレジスト・パターン１２がら露出したシリコン
窒化膜を、第１のエッチング材料の一例となるＣＦ4−
Ａｒ混合ガスでドライエッチング（ＲＩＥ法）する。こ
のときのエッチング条件は、例えば、ガスＣＦ4／Ａｒ
＝２５／４５０ｓｃｃｍ、圧力３０７Ｐａ、出力１５０
Ｗである。
【００４９】このＣＦ4−Ａｒ混合ガスを使用したＲＩ
Ｅでは、シリコン窒化膜１１とポリシリコン膜４とは十
分にエッチングの選択比が得られる。即ち、ＣＦ4−Ａ
ｒ混合ガスによるシリコン窒化膜１１のエッチング速度
は、ポリシリコン膜４のエッチング速度よりも高い。こ
れにより、ポリシリコン膜４をほとんど膜減りさせるこ
となく、シリコン窒化膜１１のみを高選択的に除去する
ことができる。
Ｅでは、シリコン窒化膜１１とポリシリコン膜４とは十
分にエッチングの選択比が得られる。即ち、ＣＦ4−Ａ
ｒ混合ガスによるシリコン窒化膜１１のエッチング速度
は、ポリシリコン膜４のエッチング速度よりも高い。こ
れにより、ポリシリコン膜４をほとんど膜減りさせるこ
となく、シリコン窒化膜１１のみを高選択的に除去する
ことができる。
【００５０】従って、ポリシリコン膜４で覆われたトラ
ンジスタ形成領域２９の犠牲酸化膜３と半導体基板面は
ＣＦ4−Ａｒ混合ガスに晒されずに済む。従来方式と比
べて、シリコン窒化膜を除去する際に、十分な除去マー
ジンを確保できる。
ンジスタ形成領域２９の犠牲酸化膜３と半導体基板面は
ＣＦ4−Ａｒ混合ガスに晒されずに済む。従来方式と比
べて、シリコン窒化膜を除去する際に、十分な除去マー
ジンを確保できる。
【００５１】キャパシタ用のシリコン窒化膜１１をトラ
ンジスタ形成領域２９から完全に除去した後、レジスト
パターン１２をマスクにしてポリシリコン膜４をドライ
エッチング（ＲＩＥ法）する。このとき使用するエッチ
ングガスは、第２のエッチング材料の一例となるＣｌ2
−ＨＢｒの混合ガスである。エッチング条件は、例え
ば、ガスＣｌ2／ＨＢｒ＝１５／３５ｓｃｃｍ、圧力
０．４ｍＰａ、出力１１５０ＭＨｚＷ／１０ｋＨｚＷで
ある。
ンジスタ形成領域２９から完全に除去した後、レジスト
パターン１２をマスクにしてポリシリコン膜４をドライ
エッチング（ＲＩＥ法）する。このとき使用するエッチ
ングガスは、第２のエッチング材料の一例となるＣｌ2
−ＨＢｒの混合ガスである。エッチング条件は、例え
ば、ガスＣｌ2／ＨＢｒ＝１５／３５ｓｃｃｍ、圧力
０．４ｍＰａ、出力１１５０ＭＨｚＷ／１０ｋＨｚＷで
ある。
【００５２】このＣｌ2−ＨＢｒ混合ガスを使用したＲ
ＩＥでは、ポリシリコン膜４と犠牲酸化膜（シリコン酸
化膜）３は十分にエッチングの選択比が得られる。即
ち、Ｃｌ2−ＨＢｒ混合ガスによるポリシリコン膜４の
エッチング速度は、犠牲酸化膜３のエッチング速度より
も高い。
ＩＥでは、ポリシリコン膜４と犠牲酸化膜（シリコン酸
化膜）３は十分にエッチングの選択比が得られる。即
ち、Ｃｌ2−ＨＢｒ混合ガスによるポリシリコン膜４の
エッチング速度は、犠牲酸化膜３のエッチング速度より
も高い。
【００５３】これにより、図４Ｂに示すように、犠牲酸
化膜３及びフィールド酸化膜（シリコン酸化膜）２をほ
とんど膜減りさせることなく、ポリシリコン膜のみを高
選択的に除去することができる。
化膜３及びフィールド酸化膜（シリコン酸化膜）２をほ
とんど膜減りさせることなく、ポリシリコン膜のみを高
選択的に除去することができる。
【００５４】その後、レジスト・パターン１２をアッシ
ングして除去する。そして、トランジスタ形成領域２９
に残された犠牲酸化膜３を、十分に希釈したフッ酸水溶
液等でウエットエッチングして除去する。
ングして除去する。そして、トランジスタ形成領域２９
に残された犠牲酸化膜３を、十分に希釈したフッ酸水溶
液等でウエットエッチングして除去する。
【００５５】次に、半導体基板１を熱酸化して、トラン
ジスタ形成領域２９の半導体基板面にゲート酸化膜を形
成する。図４Ｃにおいて、ゲート酸化膜１３の膜厚は
７．５ｎｍ程度である。
ジスタ形成領域２９の半導体基板面にゲート酸化膜を形
成する。図４Ｃにおいて、ゲート酸化膜１３の膜厚は
７．５ｎｍ程度である。
【００５６】そして、ゲート酸化膜１３を形成した半導
体基板１の全面にリンドープドポリシリコン膜１４を形
成する。このリンドープドポリシリコン膜１４の形成
は、例えば、ＣＶＤによって行う。形成後のリンドープ
ドポリシリコン膜１４の厚みは、１００ｎｍ程度であ
る。
体基板１の全面にリンドープドポリシリコン膜１４を形
成する。このリンドープドポリシリコン膜１４の形成
は、例えば、ＣＶＤによって行う。形成後のリンドープ
ドポリシリコン膜１４の厚みは、１００ｎｍ程度であ
る。
【００５７】さらに、このリンドープドポリシリコン膜
１４上にタングステンシリサイド膜１５を形成する。こ
のタングステンシリサイド膜１４の形成も、ＣＶＤによ
って行う。形成後のタングステンシリサイド膜１５の厚
みは、１００ｎｍ程度である。
１４上にタングステンシリサイド膜１５を形成する。こ
のタングステンシリサイド膜１４の形成も、ＣＶＤによ
って行う。形成後のタングステンシリサイド膜１５の厚
みは、１００ｎｍ程度である。
【００５８】次に、トランジスタ形成領域２９及びキャ
パシタ形成領域４９上に電極形成用の第５のレジスト・
パターン１６を形成する。そして、このレジスト・パタ
ーン１５をマスクにして、タングステンシリサイド膜１
５及びリンドープドポリシリコン膜１４をエッチングし
て除去する。これにより、図５Ａに示すトランジスタ用
の電極２４と、キャパシタ用の上部電極２５を形成でき
る。
パシタ形成領域４９上に電極形成用の第５のレジスト・
パターン１６を形成する。そして、このレジスト・パタ
ーン１５をマスクにして、タングステンシリサイド膜１
５及びリンドープドポリシリコン膜１４をエッチングし
て除去する。これにより、図５Ａに示すトランジスタ用
の電極２４と、キャパシタ用の上部電極２５を形成でき
る。
【００５９】その後、半導体基板１の全面にシリコン酸
化膜（図示せず）を形成する。このシリコン酸化膜の形
成は、ＣＶＤによって行う。そして、このシリコン酸化
膜に等方性エッチングを施して、電極２４及び上部電極
２５の側壁にサイドウォールを形成する。
化膜（図示せず）を形成する。このシリコン酸化膜の形
成は、ＣＶＤによって行う。そして、このシリコン酸化
膜に等方性エッチングを施して、電極２４及び上部電極
２５の側壁にサイドウォールを形成する。
【００６０】次に、トランジスタ形成領域２９にヒ素等
の不純物イオンを選択的に注入し、ソース拡散層１８Ａ
及びドレイン拡散層１８Ｂを形成する。このときのイオ
ン注入エネルギーは、３５ｋｅＶ程度、注入量は５．０
Ｅ１５ｃｍ-2程度である。
の不純物イオンを選択的に注入し、ソース拡散層１８Ａ
及びドレイン拡散層１８Ｂを形成する。このときのイオ
ン注入エネルギーは、３５ｋｅＶ程度、注入量は５．０
Ｅ１５ｃｍ-2程度である。
【００６１】そして、図４Ｂに示すように、半導体基板
１上に層間絶縁膜１９を形成する。この層間絶縁膜１９
は、例えばＢＰＳＧ（Boron Phosphorous Silicate Gla
ss）膜である。この層間絶縁膜１９は、Ｏ3−ＴＥＯＳ
（tetra ethyl ortho silicate）常圧ＣＶＤ方によって
シリコン酸化膜（ＳｉＯX）を形成し、このシリコン酸
化膜にホウ素とリンをドープして形成するようになされ
る。
１上に層間絶縁膜１９を形成する。この層間絶縁膜１９
は、例えばＢＰＳＧ（Boron Phosphorous Silicate Gla
ss）膜である。この層間絶縁膜１９は、Ｏ3−ＴＥＯＳ
（tetra ethyl ortho silicate）常圧ＣＶＤ方によって
シリコン酸化膜（ＳｉＯX）を形成し、このシリコン酸
化膜にホウ素とリンをドープして形成するようになされ
る。
【００６２】層間絶縁膜１９を形成した後、当該層間絶
縁膜１９をリフロー処理して平坦化する。そして、電極
２４及び上部電極２５上にコンタクトホールを形成す
る。このコンタクトホールに、Ｔｉ／ＴｉＮ密着層とＷ
膜等からなる積層構造のプラグ電極２２を形成する。さ
らに、このプラグ電極２２上にＴｉＮバリアメタル／Ａ
ｌ−Ｃｕ／ＴｉＮ反射防止膜等からなる上層配線を形成
し、図１に示した半導体装置１００を完成する。
縁膜１９をリフロー処理して平坦化する。そして、電極
２４及び上部電極２５上にコンタクトホールを形成す
る。このコンタクトホールに、Ｔｉ／ＴｉＮ密着層とＷ
膜等からなる積層構造のプラグ電極２２を形成する。さ
らに、このプラグ電極２２上にＴｉＮバリアメタル／Ａ
ｌ−Ｃｕ／ＴｉＮ反射防止膜等からなる上層配線を形成
し、図１に示した半導体装置１００を完成する。
【００６３】このように、本発明に係る半導体装置１０
０の製造方法によれば、トランジスタ３０とキャパシタ
５０を同一半導体基板１に形成する際に、半導体基板１
のトランジスタ形成領域２９にポリシリコン膜４を覆
い、このトランジスタ形成領域２９を含むキャパシタ形
成領域４９にシリコン窒化膜１１を形成するようになさ
れる。
０の製造方法によれば、トランジスタ３０とキャパシタ
５０を同一半導体基板１に形成する際に、半導体基板１
のトランジスタ形成領域２９にポリシリコン膜４を覆
い、このトランジスタ形成領域２９を含むキャパシタ形
成領域４９にシリコン窒化膜１１を形成するようになさ
れる。
【００６４】従って、トランジスタ形成領域２９をポリ
シリコン膜４で保護した状態で、シリコン窒化膜１１を
エッチングして除去することができ、その際に、当該領
域２９へのエッチングダメージを阻止できる。これによ
り、特性の安定したトランジスタ３０とキャパシタ５０
を同一半導体基板１に信頼性高く、かつ再現性良く形成
できる。
シリコン膜４で保護した状態で、シリコン窒化膜１１を
エッチングして除去することができ、その際に、当該領
域２９へのエッチングダメージを阻止できる。これによ
り、特性の安定したトランジスタ３０とキャパシタ５０
を同一半導体基板１に信頼性高く、かつ再現性良く形成
できる。
【００６５】尚、この実施形態では、保護膜の一例とし
てポリシリコン膜の場合について説明したが、これに限
られることはない。特定のエッチング材料に対して、絶
縁性の膜と選択比のとれる任意の膜を保護膜として使用
できる。
てポリシリコン膜の場合について説明したが、これに限
られることはない。特定のエッチング材料に対して、絶
縁性の膜と選択比のとれる任意の膜を保護膜として使用
できる。
【００６６】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、トランジスタとキャパシタを同一半導体基板に形
成する際に、半導体基板のトランジスタ形成領域に保護
膜を覆い、このトランジスタ形成領域を含むキャパシタ
形成領域に絶縁性の膜を形成するようになされる。
れば、トランジスタとキャパシタを同一半導体基板に形
成する際に、半導体基板のトランジスタ形成領域に保護
膜を覆い、このトランジスタ形成領域を含むキャパシタ
形成領域に絶縁性の膜を形成するようになされる。
【００６７】この構成によって、トランジスタ形成領域
を保護膜で保護した状態で、絶縁性の膜をエッチング法
等により加工することができ、その際に、当該領域への
加工ダメージを阻止できる。従って、特性の安定したト
ランジスタとキャパシタを同一半導体基板に信頼性高
く、かつ再現性良く形成できる。
を保護膜で保護した状態で、絶縁性の膜をエッチング法
等により加工することができ、その際に、当該領域への
加工ダメージを阻止できる。従って、特性の安定したト
ランジスタとキャパシタを同一半導体基板に信頼性高
く、かつ再現性良く形成できる。
【００６８】この発明は、ＭＯＳ型電界効果トランジス
タと、ＭＩＳ型キャパシタを同一半導体基板上に搭載し
た半導体集積回路（ＩＣ）等に適用して極めて好適であ
る。
タと、ＭＩＳ型キャパシタを同一半導体基板上に搭載し
た半導体集積回路（ＩＣ）等に適用して極めて好適であ
る。
【図１】本発明に係る半導体装置１００の構成例を示す
断面図である。
断面図である。
【図２】Ａ〜Ｃは半導体装置１００の製造方法（その
１）を示す工程図である。
１）を示す工程図である。
【図３】Ａ〜Ｃは半導体装置１００の製造方法（その
２）を示す工程図である。
２）を示す工程図である。
【図４】Ａ〜Ｃは半導体装置１００の製造方法（その
３）を示す工程図である。
３）を示す工程図である。
【図５】Ａ及びＢは半導体装置１００の製造方法（その
４）を示す工程図である。
４）を示す工程図である。
【図６】Ａ〜Ｃは従来例に係る半導体装置９０の製造方
法（その１）を示す工程図である。
法（その１）を示す工程図である。
【図７】Ａ〜Ｃは半導体装置９０の製造方法（その２）
を示す工程図である。
を示す工程図である。
１・・・半導体基板、３・・・犠牲酸化膜（下地膜）、
４・・・ポリシリコン膜（保護膜）、１２・・・レジス
ト・パターン（マスク部材）、２９・・・トランジスタ
形成領域、３０・・・ＭＯＳ型電界効果トランジスタ
（トランジスタ）、４９・・・キャパシタ形成領域、５
０・・・ＭＩＳ型キャパシタ（キャパシタ）、１００・
・・半導体装置
４・・・ポリシリコン膜（保護膜）、１２・・・レジス
ト・パターン（マスク部材）、２９・・・トランジスタ
形成領域、３０・・・ＭＯＳ型電界効果トランジスタ
（トランジスタ）、４９・・・キャパシタ形成領域、５
０・・・ＭＩＳ型キャパシタ（キャパシタ）、１００・
・・半導体装置
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/06
Ｆターム(参考） 4M104 AA01 BB01 BB14 CC05 DD19
DD26 DD43 DD63 EE08 EE17
FF13 FF14 GG09 GG19
5F004 AA06 BA04 BD03 CA02 CA03
DA01 DA04 DA23 DB02 DB03
DB07 EA10 EA23 EA40
5F038 AC03 AC05 AC08 AC15 AC17
AC18 AV06 EZ15 EZ20
5F048 AA07 AC10 BA01 BB06 BB08
BB12 BF07 BF15 BG12 DA25
Claims (5)
- 【請求項１】 トランジスタとキャパシタを同一半導体
基板に形成する方法であって、 前記半導体基板にトランジスタ形成領域及びキャパシタ
形成領域を画定する工程と、 少なくとも、前記半導体基板のトランジスタ形成領域に
保護膜を覆う工程と、 前記トランジスタ形成領域を含むように、前記保護膜が
形成された半導体基板のキャパシタ形成領域に、絶縁性
の膜を形成する工程と、 前記絶縁性の膜を加工したのち、 前記トランジスタ形成領域の保護膜を除去する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記トランジスタ形成領域及びキャパシ
タ形成領域を画定する工程の後において、 前記半導体基板の全面に保護膜を覆い、該保護膜から前
記キャパシタ形成領域を露出させ、 前記保護膜が選択的に形成された半導体基板上の全面に
絶縁性の膜を形成し、 前記絶縁性の膜上に前記キャパシタ形成領域を覆うマス
ク部材を設け、 前記マスク部材から露出した絶縁性の膜をエッチングし
て除去し、その後、 前記トランジスタ形成領域の保護膜を除去することを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記絶縁性の膜に対するエッチング速度
が前記保護膜に対するエッチング速度よりも高い特定の
エッチング材料を用いて、 前記マスク部材から露出した絶縁性の膜をエッチングし
て除去することを特徴とする請求項２に記載の半導体装
置の製造方法。 - 【請求項４】 予め、前記半導体基板上に所定の下地膜
を形成しておき、 前記下地膜を形成された半導体基板の全面に保護膜を覆
い、該保護膜及び下地膜から前記キャパシタ形成領域を
露出させることを特徴とする請求項２に記載の半導体装
置の製造方法。 - 【請求項５】 前記絶縁性の膜に対するエッチング速度
が前記保護膜に対するエッチング速度よりも高い第１の
エッチング材料を用いて、 前記マスク部材から露出した絶縁性の膜をエッチングし
て除去し、 前記保護膜に対するエッチング速度が前記下地膜に対す
るエッチング速度よりも高い第２のエッチング材料を用
いて、 前記トランジスタ形成領域の保護膜をエッチングして除
去することを特徴とする請求項４に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358040A JP3778065B2 (ja) | 2001-11-22 | 2001-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358040A JP3778065B2 (ja) | 2001-11-22 | 2001-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158197A true JP2003158197A (ja) | 2003-05-30 |
| JP3778065B2 JP3778065B2 (ja) | 2006-05-24 |
Family
ID=19169287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001358040A Expired - Fee Related JP3778065B2 (ja) | 2001-11-22 | 2001-11-22 | 半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3778065B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054402A (ja) * | 2004-08-16 | 2006-02-23 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006222418A (ja) * | 2005-01-12 | 2006-08-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
2001
- 2001-11-22 JP JP2001358040A patent/JP3778065B2/ja not_active Expired - Fee Related
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| A61 | First payment of annual fees (during grant procedure) |
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