JPH11204507A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11204507A JPH11204507A JP820098A JP820098A JPH11204507A JP H11204507 A JPH11204507 A JP H11204507A JP 820098 A JP820098 A JP 820098A JP 820098 A JP820098 A JP 820098A JP H11204507 A JPH11204507 A JP H11204507A
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Abstract
(57)【要約】
【課題】 ドライエッチングの際、帯電による絶縁膜の
劣化を防止することの可能な半導体装置の製造方法を提
供する。 【解決手段】 ＳＯＩ基板を用いる半導体装置の製造方
法において、半導体素子或いはそれを接続する配線上に
絶縁膜を形成し、次いでその絶縁膜上に第１の導電性膜
を形成する工程と、エッチングにより前記第１の導電性
膜及び前記絶縁膜に前記半導体素子の導電性領域あるい
は前記配線に到達しない程度に開口し、その後前記開口
の側壁に第２の導電性膜を形成し、その第２の導電性膜
を前記第１の導電性膜と電気的に導通させた状態で前記
半導体素子の導電性領域或いは前記配線の上の前記絶縁
膜をドライエッチングにより開口することによりホール
を形成する工程を有する。
劣化を防止することの可能な半導体装置の製造方法を提
供する。 【解決手段】 ＳＯＩ基板を用いる半導体装置の製造方
法において、半導体素子或いはそれを接続する配線上に
絶縁膜を形成し、次いでその絶縁膜上に第１の導電性膜
を形成する工程と、エッチングにより前記第１の導電性
膜及び前記絶縁膜に前記半導体素子の導電性領域あるい
は前記配線に到達しない程度に開口し、その後前記開口
の側壁に第２の導電性膜を形成し、その第２の導電性膜
を前記第１の導電性膜と電気的に導通させた状態で前記
半導体素子の導電性領域或いは前記配線の上の前記絶縁
膜をドライエッチングにより開口することによりホール
を形成する工程を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特にフローティング状態にあ
る半導体領域や導電性領域へコンタクトを取るためのド
ライエッチング工程を含む半導体装置の製造方法に関す
るものである。
方法に関するものであり、特にフローティング状態にあ
る半導体領域や導電性領域へコンタクトを取るためのド
ライエッチング工程を含む半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】従来のＳＯＩ基板を用いる半導体装置の
製造方法として、ＣＭＯＳを形成する例について図２を
参照し以下に説明する。図７（１）に示すように、ＳＯ
Ｉ基板は支持基板３の上に埋め込み酸化膜２及びその上
にシリコン膜１を有する。これは、例えば、シリコンで
ある支持基板３の表面シリコン層は厚いため、高品質の
ＳＯＩを得るために、トランジスタを形成する表面シリ
コン層１を酸化し、さらにシリコン層を形成するととも
にエッチング等を用いてそのシリコン層１の厚みを７０
ｎｍに調整することにより得る。ここで酸化膜２の厚さ
は１００ｎｍである。
製造方法として、ＣＭＯＳを形成する例について図２を
参照し以下に説明する。図７（１）に示すように、ＳＯ
Ｉ基板は支持基板３の上に埋め込み酸化膜２及びその上
にシリコン膜１を有する。これは、例えば、シリコンで
ある支持基板３の表面シリコン層は厚いため、高品質の
ＳＯＩを得るために、トランジスタを形成する表面シリ
コン層１を酸化し、さらにシリコン層を形成するととも
にエッチング等を用いてそのシリコン層１の厚みを７０
ｎｍに調整することにより得る。ここで酸化膜２の厚さ
は１００ｎｍである。
【０００３】次いで、熱酸化法により酸化膜４を１０ｎ
ｍ厚さに形成し、ＬＰＣＶＤ（低温化学的気相成長法）
によりＳＩＮ膜（図示せず）を１００ｎｍの厚さに形成
し、フォトリソグラフィー法及びドライエッチングによ
り素子分離領域のＳＩＮ膜、酸化膜４を除去する。次ぎ
に、熱酸化を１６０ｎｍの厚さで行い素子分離用の酸化
膜５を形成し、熱リン酸によりＳＩＮ膜を除去する（図
７（２）参照）。
ｍ厚さに形成し、ＬＰＣＶＤ（低温化学的気相成長法）
によりＳＩＮ膜（図示せず）を１００ｎｍの厚さに形成
し、フォトリソグラフィー法及びドライエッチングによ
り素子分離領域のＳＩＮ膜、酸化膜４を除去する。次ぎ
に、熱酸化を１６０ｎｍの厚さで行い素子分離用の酸化
膜５を形成し、熱リン酸によりＳＩＮ膜を除去する（図
７（２）参照）。
【０００４】ＰＭＯＳ活性領域のフォトリソグラフィー
法及びイオン注入法により、リンを注入エネルギー２５
ＫｅＶ、ドーズ量５×１０12イオン／ｃｍ2でイオン注
入し、ＰＭＯＳのチャンネル領域６の不純物濃度を決定
する。続いて、ＮＭＯＳ活性領域にフォトリソグラフィ
ー法及びイオン注入法によりボロンを注入エネルギー３
０ＫｅＶ、ドーズ量５×１０12イオン／ｃｍ2でイオン
注入し、ＮＭＯＳのチャンネル領域７の不純物濃度を決
定する。更に、１％ＨＦにより酸化膜４を除去し、熱酸
化法によりゲート酸化膜８を７ｎｍの厚さに形成する。
続いて、ＬＰＣＶＤ法によりポリシリコン層９を１５０
ｎｍの厚さに形成し、イオン注入法によりリンをポリシ
リコン層９に注入エネルギー２０ＫｅＶ、ドーズ量５×
１０15イオン／ｃｍ2でイオン注入し、続いてＣＶＤ法
によりＷＳｉ層１０を１００ｎｍの厚さに形成する。そ
の後、フォトリソグラフィー法及びドライエッチング法
によりＷＳｉ層１０及びポリシリコン層９をエッチング
しゲート電極を形成する（図７（３）参照）。
法及びイオン注入法により、リンを注入エネルギー２５
ＫｅＶ、ドーズ量５×１０12イオン／ｃｍ2でイオン注
入し、ＰＭＯＳのチャンネル領域６の不純物濃度を決定
する。続いて、ＮＭＯＳ活性領域にフォトリソグラフィ
ー法及びイオン注入法によりボロンを注入エネルギー３
０ＫｅＶ、ドーズ量５×１０12イオン／ｃｍ2でイオン
注入し、ＮＭＯＳのチャンネル領域７の不純物濃度を決
定する。更に、１％ＨＦにより酸化膜４を除去し、熱酸
化法によりゲート酸化膜８を７ｎｍの厚さに形成する。
続いて、ＬＰＣＶＤ法によりポリシリコン層９を１５０
ｎｍの厚さに形成し、イオン注入法によりリンをポリシ
リコン層９に注入エネルギー２０ＫｅＶ、ドーズ量５×
１０15イオン／ｃｍ2でイオン注入し、続いてＣＶＤ法
によりＷＳｉ層１０を１００ｎｍの厚さに形成する。そ
の後、フォトリソグラフィー法及びドライエッチング法
によりＷＳｉ層１０及びポリシリコン層９をエッチング
しゲート電極を形成する（図７（３）参照）。
【０００５】ＰＭＯＳ活性領域にフォトリソグラフィー
法及びイオン注入法によりＢＦ2を注入エネルギー２０
ＫｅＶ、ドーズ量５×１０13イオン／ｃｍ2でイオン注
入し、ＰＭＯＳのドレイン緩衝拡散層１１の不純物濃度
を決定する。なお、このドレイン緩衝拡散層１１は所謂
ＬＤＤとするために設ける。続いて、ＮＭＯＳ活性領域
にフォトリソグラフィー法及びイオン注入法によりリン
を注入エネルギー１５ＫｅＶ、ドーズ量５×１０13イオ
ン／ｃｍ2でイオン注入し、ＮＭＯＳのドレイン緩衝拡
散層１２の不純物濃度を決定する。このドレイン緩衝拡
散層は所謂ＬＤＤとするために設ける。ＰＭＯＳ、ＮＭ
ＯＳの活性領域部は基本的に空乏化させて使うため、膜
厚は薄くかつ低濃度に形成している。続いて、酸化膜
（図示せず）をＣＶＤ法により１５０ｎｍ形成し、ドラ
イエッチング法により該酸化膜を１４０ｎｍエッチバッ
クし、ゲート電極側壁に酸化膜のサイドウオール１３を
形成する。
法及びイオン注入法によりＢＦ2を注入エネルギー２０
ＫｅＶ、ドーズ量５×１０13イオン／ｃｍ2でイオン注
入し、ＰＭＯＳのドレイン緩衝拡散層１１の不純物濃度
を決定する。なお、このドレイン緩衝拡散層１１は所謂
ＬＤＤとするために設ける。続いて、ＮＭＯＳ活性領域
にフォトリソグラフィー法及びイオン注入法によりリン
を注入エネルギー１５ＫｅＶ、ドーズ量５×１０13イオ
ン／ｃｍ2でイオン注入し、ＮＭＯＳのドレイン緩衝拡
散層１２の不純物濃度を決定する。このドレイン緩衝拡
散層は所謂ＬＤＤとするために設ける。ＰＭＯＳ、ＮＭ
ＯＳの活性領域部は基本的に空乏化させて使うため、膜
厚は薄くかつ低濃度に形成している。続いて、酸化膜
（図示せず）をＣＶＤ法により１５０ｎｍ形成し、ドラ
イエッチング法により該酸化膜を１４０ｎｍエッチバッ
クし、ゲート電極側壁に酸化膜のサイドウオール１３を
形成する。
【０００６】続いて、ＰＭＯＳ活性領域にフォトリソグ
ラフィー法及びイオン注入法によりＢＦ2を注入エネル
ギー２０ＫｅＶ、ドーズ量５×１０15イオン／ｃｍ2で
イオン注入し、ＰＭＯＳのソース、ドレイン拡散層１４
の不純物濃度を決定する。続いて、ＮＭＯＳ活性領域に
フォトリソグラフィー法及びイオン法によりリンを注入
エネルギー１５ＫｅＶ、ドーズ量５×１０15イオン／ｃ
ｍ2でイオン注入し、ＮＭＯＳのソース、ドレイン拡散
層１５の不純物濃度を決定する（図７（４）参照）。
ラフィー法及びイオン注入法によりＢＦ2を注入エネル
ギー２０ＫｅＶ、ドーズ量５×１０15イオン／ｃｍ2で
イオン注入し、ＰＭＯＳのソース、ドレイン拡散層１４
の不純物濃度を決定する。続いて、ＮＭＯＳ活性領域に
フォトリソグラフィー法及びイオン法によりリンを注入
エネルギー１５ＫｅＶ、ドーズ量５×１０15イオン／ｃ
ｍ2でイオン注入し、ＮＭＯＳのソース、ドレイン拡散
層１５の不純物濃度を決定する（図７（４）参照）。
【０００７】ＮＳＧ（ノンドープシリケートガラス）膜
１６を塗布法により１５０ｎｍ形成し、続いてＢＰＳＧ
（ボロンリンシリケートガラス）膜１７を塗布法により
７５０ｎｍ形成する。その後、９００℃、窒素雰囲気、
２０分の熱処理を行いＢＰＳＧ膜１７のリフロー及び前
記でイオン注入した不純物の活性化を行う。その後、フ
ォトリソグラフィー法により半導体素子と電極配線を接
続するためのコンタクトホール部１９の開口をレジスト
１８に形成する（図７（５）参照）。
１６を塗布法により１５０ｎｍ形成し、続いてＢＰＳＧ
（ボロンリンシリケートガラス）膜１７を塗布法により
７５０ｎｍ形成する。その後、９００℃、窒素雰囲気、
２０分の熱処理を行いＢＰＳＧ膜１７のリフロー及び前
記でイオン注入した不純物の活性化を行う。その後、フ
ォトリソグラフィー法により半導体素子と電極配線を接
続するためのコンタクトホール部１９の開口をレジスト
１８に形成する（図７（５）参照）。
【０００８】次に、コンタクトホール部１９を開口した
レジスト１８をマスクにＢＰＳＧ膜１７、ＮＳＧ膜１６
にコンタクトホール部２０を開口する。このとき、エッ
チング装置は、誘導結合型プラズマエッチング装置でウ
エハー保持電極にも高周波電力を印加している。エッチ
ング条件はＣ2Ｆ6流量５０ｓｃｃｍ、真空度５ｍＴｏｒ
ｒ、ソース印加電力２５００Ｗ、ウエハー保持電極印加
電力８００Ｗで、オーバーエッチング量は最深ソースド
レインコンタクト部に対して３０％としている。なお、
このオーバーエッチングは、ジャストエッチングに対し
てバラツキを考慮してすべてのコンタクトが形成される
ようにエッチング時間を多めにしている（図８（６）参
照）。この後、レジスト１８が除去される。
レジスト１８をマスクにＢＰＳＧ膜１７、ＮＳＧ膜１６
にコンタクトホール部２０を開口する。このとき、エッ
チング装置は、誘導結合型プラズマエッチング装置でウ
エハー保持電極にも高周波電力を印加している。エッチ
ング条件はＣ2Ｆ6流量５０ｓｃｃｍ、真空度５ｍＴｏｒ
ｒ、ソース印加電力２５００Ｗ、ウエハー保持電極印加
電力８００Ｗで、オーバーエッチング量は最深ソースド
レインコンタクト部に対して３０％としている。なお、
このオーバーエッチングは、ジャストエッチングに対し
てバラツキを考慮してすべてのコンタクトが形成される
ようにエッチング時間を多めにしている（図８（６）参
照）。この後、レジスト１８が除去される。
【０００９】次に、スパッタ法により、Ｔｉ層を６０ｎ
ｍの厚さに形成し、続いてスパッタ法によりＴｉＮ層を
６０ｎｍの厚さに形成し、バリアメタル層２１を形成す
る。次に、ＣＶＤ法によりＷ層２２を５００ｎｍの厚さ
に形成し、その後ドライエッチング法によりＷ層２２を
エッチバックし、コンタクトホール部２０のみにＷ層２
２を残す。次に、ドライエッチング法によりバリアメタ
ル層２１をエッチバックし、コンタクトホール部２０の
みにバリアメタル層２１を残す。次に、スパッタ法によ
りＴｉＮ層２３を８０ｎｍの厚さに、ＡｌＣｕ層２４
（Ｃｕ濃度０．５％）を４００ｎｍの厚さに、ＴｉＮ層
２５を８０ｎｍの厚さにそれぞれ形成する。その後、フ
オトグラフィー法及びドライエッチング法によりＴｉＮ
層２５、ＡｌＣｕ層２４、ＴｉＮ層２３を電極配線パタ
ーンにエッチングし、電極配線を形成する（図８（７）
参照）。
ｍの厚さに形成し、続いてスパッタ法によりＴｉＮ層を
６０ｎｍの厚さに形成し、バリアメタル層２１を形成す
る。次に、ＣＶＤ法によりＷ層２２を５００ｎｍの厚さ
に形成し、その後ドライエッチング法によりＷ層２２を
エッチバックし、コンタクトホール部２０のみにＷ層２
２を残す。次に、ドライエッチング法によりバリアメタ
ル層２１をエッチバックし、コンタクトホール部２０の
みにバリアメタル層２１を残す。次に、スパッタ法によ
りＴｉＮ層２３を８０ｎｍの厚さに、ＡｌＣｕ層２４
（Ｃｕ濃度０．５％）を４００ｎｍの厚さに、ＴｉＮ層
２５を８０ｎｍの厚さにそれぞれ形成する。その後、フ
オトグラフィー法及びドライエッチング法によりＴｉＮ
層２５、ＡｌＣｕ層２４、ＴｉＮ層２３を電極配線パタ
ーンにエッチングし、電極配線を形成する（図８（７）
参照）。
【００１０】次いで、プラズマＣＶＤ法によりＳｉＯ2
膜２６を２μｍ厚さに形成し、続いてＣＭＰ法（化学的
機械研磨法）によりＳｉＯ2膜２６を平坦化する。この
ときＳｉＯ2膜の膜厚は電極配線上で１μｍとする。次
に、フォトリソグラフィー法により電極配線と上部配線
を接続するホール部（ヴィアホール部）２８である開口
をレジスト２７に形成する（図９（８）参照）。このヴ
ィアホール部２８を開口したレジスト２７をマスクにド
ライエッチングによりＳｉＯ2膜２６にホール（ヴィア
ホール）２９を開口する。このとき、エッチング装置は
誘導結合型プラズマエッチング装置で、ウエハー保持電
極にも高周波電力を印加している。そのエッチング条件
は、Ｃ2Ｆ6流量５０ｓｃｃｍ、真空度５ｍＴｏｒｒ、ソ
ース印加電力２５００Ｗ、ウエハー保持電極印加電力８
００Ｗでオーバーエッチング量は５０％としている（図
９（９）参照）。その後、フォトレジスト２７を除去す
る。
膜２６を２μｍ厚さに形成し、続いてＣＭＰ法（化学的
機械研磨法）によりＳｉＯ2膜２６を平坦化する。この
ときＳｉＯ2膜の膜厚は電極配線上で１μｍとする。次
に、フォトリソグラフィー法により電極配線と上部配線
を接続するホール部（ヴィアホール部）２８である開口
をレジスト２７に形成する（図９（８）参照）。このヴ
ィアホール部２８を開口したレジスト２７をマスクにド
ライエッチングによりＳｉＯ2膜２６にホール（ヴィア
ホール）２９を開口する。このとき、エッチング装置は
誘導結合型プラズマエッチング装置で、ウエハー保持電
極にも高周波電力を印加している。そのエッチング条件
は、Ｃ2Ｆ6流量５０ｓｃｃｍ、真空度５ｍＴｏｒｒ、ソ
ース印加電力２５００Ｗ、ウエハー保持電極印加電力８
００Ｗでオーバーエッチング量は５０％としている（図
９（９）参照）。その後、フォトレジスト２７を除去す
る。
【００１１】次に、スパッタ法によりＴｉ層を６０ｎｍ
厚さに形成し、続いてスパッタ法によりＴｉＮ層を６０
ｎｍ厚さに形成し、バリアメタル層３０を形成する。次
に、ＣＶＤ法によりＷ層３１を５００ｎｍの厚さに形成
し、ドライエッチング法によりＷ層３１をエッチングバ
ックし、ヴィアホール部２９のみにＷ層３１を残す。次
に、ドライエッチング法によりバリアメタル層３０をエ
ッチングバックし、ヴィアホール部２９のみにバリアメ
タル層３０を残す。更に、スパッタ法によりＴｉＮ層３
２を８０ｎｍの厚さに形成し、続いてＡｌＣｕ層３３
（Ｃｕ濃度０．５％）を８００ｎｍの厚さに、更にＴｉ
Ｎ層３４を８０ｎｍの厚さにそれぞれ形成する。その
後、フォトリソグラフィー法及びドライエッチング法に
より、ＴｉＮ層３４、ＡｌＣｕ層３３、ＴｉＮ層３２を
エッチングし、上部電極配線を形成する。その後、プラ
ズマＣＶＤ法によりパッシベーション膜のＳｉＮ層３５
を６００ｎｍの厚さに形成する（図１０（１０）参
照）。続いて、フォリリソグラフィー法及びドライエッ
チング法によりボンディングパッド接続孔をＳｉＮ層３
５に開口する。
厚さに形成し、続いてスパッタ法によりＴｉＮ層を６０
ｎｍ厚さに形成し、バリアメタル層３０を形成する。次
に、ＣＶＤ法によりＷ層３１を５００ｎｍの厚さに形成
し、ドライエッチング法によりＷ層３１をエッチングバ
ックし、ヴィアホール部２９のみにＷ層３１を残す。次
に、ドライエッチング法によりバリアメタル層３０をエ
ッチングバックし、ヴィアホール部２９のみにバリアメ
タル層３０を残す。更に、スパッタ法によりＴｉＮ層３
２を８０ｎｍの厚さに形成し、続いてＡｌＣｕ層３３
（Ｃｕ濃度０．５％）を８００ｎｍの厚さに、更にＴｉ
Ｎ層３４を８０ｎｍの厚さにそれぞれ形成する。その
後、フォトリソグラフィー法及びドライエッチング法に
より、ＴｉＮ層３４、ＡｌＣｕ層３３、ＴｉＮ層３２を
エッチングし、上部電極配線を形成する。その後、プラ
ズマＣＶＤ法によりパッシベーション膜のＳｉＮ層３５
を６００ｎｍの厚さに形成する（図１０（１０）参
照）。続いて、フォリリソグラフィー法及びドライエッ
チング法によりボンディングパッド接続孔をＳｉＮ層３
５に開口する。
【００１２】
【発明が解決しようとする課題】微細化の進むＬＳＩの
製造では、半導体素子と金属配線を接続するコンタクト
ホール及び、上部金属配線と下部金属配線を接続するヴ
ィアホールは層間絶縁膜等にドライエッチングを用いて
加工することにより形成する。そのドライエッチングに
おいてホールの側壁は運動方向のランダムな電子により
負に帯電し、その結果ホールに流入する電子の量は減少
する。逆に、正イオンは方向性の高いためホール内への
流入は変わらず、その結果ホール底部は正に帯電する。
その傾向は微細化、高アスペクト化が進むにつれて著し
くなる。ＳＯＩデバイスの場合、ホール底部が帯電する
と活性領域と支持基板との間に電位差が発生し、その間
にある埋め込み酸化膜が劣化する。その埋め込み酸化膜
の劣化のためＬＳＩの信頼性、歩留まりが低下する。
製造では、半導体素子と金属配線を接続するコンタクト
ホール及び、上部金属配線と下部金属配線を接続するヴ
ィアホールは層間絶縁膜等にドライエッチングを用いて
加工することにより形成する。そのドライエッチングに
おいてホールの側壁は運動方向のランダムな電子により
負に帯電し、その結果ホールに流入する電子の量は減少
する。逆に、正イオンは方向性の高いためホール内への
流入は変わらず、その結果ホール底部は正に帯電する。
その傾向は微細化、高アスペクト化が進むにつれて著し
くなる。ＳＯＩデバイスの場合、ホール底部が帯電する
と活性領域と支持基板との間に電位差が発生し、その間
にある埋め込み酸化膜が劣化する。その埋め込み酸化膜
の劣化のためＬＳＩの信頼性、歩留まりが低下する。
【００１３】本発明は、ドライエッチングの際、帯電に
よる絶縁膜の劣化を防止することの可能な半導体装置の
製造方法を提供することを目的とする。
よる絶縁膜の劣化を防止することの可能な半導体装置の
製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＳＯＩ基板を用いる半導体装置の製造方法に
おいて、半導体素子或いはそれを接続する配線上に絶縁
膜を形成し、次いでその絶縁膜上に第１の導電性膜を形
成する工程と、エッチングにより前記第１の導電性膜及
び前記絶縁膜に前記半導体素子の導電性領域あるいは前
記配線に到達しない程度に開口し、その後前記開口の側
壁に第２の導電性膜を形成し、その第２の導電性膜を前
記第１の導電性膜と電気的に導通させた状態で前記半導
体素子の導電性領域或いは前記配線の上の前記絶縁膜を
ドライエッチングにより開口することによりホールを形
成する工程を有することを特徴とする。
造方法は、ＳＯＩ基板を用いる半導体装置の製造方法に
おいて、半導体素子或いはそれを接続する配線上に絶縁
膜を形成し、次いでその絶縁膜上に第１の導電性膜を形
成する工程と、エッチングにより前記第１の導電性膜及
び前記絶縁膜に前記半導体素子の導電性領域あるいは前
記配線に到達しない程度に開口し、その後前記開口の側
壁に第２の導電性膜を形成し、その第２の導電性膜を前
記第１の導電性膜と電気的に導通させた状態で前記半導
体素子の導電性領域或いは前記配線の上の前記絶縁膜を
ドライエッチングにより開口することによりホールを形
成する工程を有することを特徴とする。
【００１５】本発明の半導体装置の製造方法は、好まし
くは、前記ホールの形成は、前記第１の導電性膜上に形
成されたフォトレジストをマスクに前記第１の導電性層
をエッチングした後このフォトレジストを除去し、続い
て該第１の導電性膜をマスクに前記絶縁膜をドライエッ
チングすることにより行うことができる。
くは、前記ホールの形成は、前記第１の導電性膜上に形
成されたフォトレジストをマスクに前記第１の導電性層
をエッチングした後このフォトレジストを除去し、続い
て該第１の導電性膜をマスクに前記絶縁膜をドライエッ
チングすることにより行うことができる。
【００１６】本発明の半導体装置の製造方法は、空間的
に絶縁分離された半導体もしくは導電性の領域への電気
的接続をを形成するためのコンタクトホールを絶縁層に
プラズマエッチングにより開口する工程を有するものに
おいて、前記工程はプラズマエッチングを前記領域に達
する前に止め、その後プラズマエッチングにより形成し
た開口の側壁部を含め前記絶縁層の露出する面に導電性
層を形成した状態で前記領域に達するまでプラズマエッ
チングを行うことを特徴とする。
に絶縁分離された半導体もしくは導電性の領域への電気
的接続をを形成するためのコンタクトホールを絶縁層に
プラズマエッチングにより開口する工程を有するものに
おいて、前記工程はプラズマエッチングを前記領域に達
する前に止め、その後プラズマエッチングにより形成し
た開口の側壁部を含め前記絶縁層の露出する面に導電性
層を形成した状態で前記領域に達するまでプラズマエッ
チングを行うことを特徴とする。
【００１７】本発明の半導体装置の製造方法は、好まし
くは、前記工程によりコンタクトホールを形成した後、
ウエットエッチングにより前記導電性層を除去する工程
を有することができる。
くは、前記工程によりコンタクトホールを形成した後、
ウエットエッチングにより前記導電性層を除去する工程
を有することができる。
【００１８】本発明の作用を以下に説明する。本発明の
半導体装置の製造方法は、エッチングにより前記第１の
導電性膜及び前記絶縁膜に前記半導体素子の導電性領域
あるいは前記配線に到達しない程度に開口し、その後前
記開口の側壁に第２の導電性膜を形成し、その第２の導
電性膜を前記第１の導電性膜と電気的に導通させた状態
で前記半導体素子の導電性領域或いは前記配線の上の前
記絶縁膜をドライエッチングにより開口することにより
ホールを形成することから、ホールの底部は導電性領域
あるいは配線に達してもその底部の帯電を従来に比べて
低減できることから、ＳＯＩ基板の絶縁膜の絶縁破壊に
よる劣化の防止に役立つものとできる。
半導体装置の製造方法は、エッチングにより前記第１の
導電性膜及び前記絶縁膜に前記半導体素子の導電性領域
あるいは前記配線に到達しない程度に開口し、その後前
記開口の側壁に第２の導電性膜を形成し、その第２の導
電性膜を前記第１の導電性膜と電気的に導通させた状態
で前記半導体素子の導電性領域或いは前記配線の上の前
記絶縁膜をドライエッチングにより開口することにより
ホールを形成することから、ホールの底部は導電性領域
あるいは配線に達してもその底部の帯電を従来に比べて
低減できることから、ＳＯＩ基板の絶縁膜の絶縁破壊に
よる劣化の防止に役立つものとできる。
【００１９】更に、前記ホールの形成は、前記第１の導
電性膜上に形成されたフォトレジストをマスクに前記第
１の導電性層をエッチングした後このフォトレジストを
除去し、続いて該第１の導電性膜をマスクに前記絶縁膜
をドライエッチングすることにより行うことから、自己
整合的にホールを形成できる。
電性膜上に形成されたフォトレジストをマスクに前記第
１の導電性層をエッチングした後このフォトレジストを
除去し、続いて該第１の導電性膜をマスクに前記絶縁膜
をドライエッチングすることにより行うことから、自己
整合的にホールを形成できる。
【００２０】又、空間的に絶縁分離された半導体もしく
は導電性の領域への電気的接続を形成するためのコンタ
クトホールを絶縁層にエッチングにより開口する半導体
装置の製造方法において、エッチングを前記領域に達す
る前に止め、その後エッチングにより形成した開口の側
壁部を含め前記絶縁層の露出する面に導電性層を形成し
た状態で前記領域に達するまでプラズマエッチングを行
ないコンタクトホールを形成することにより、プラズマ
エッチングによりコンタクトホールの底部が半導体もし
くは導電性の領域に達してもその底部の帯電を従来に比
べて低減できることから、帯電による絶縁層等の層に対
する悪影響を軽減でき装置の特性の劣化を防止すること
に寄与する。
は導電性の領域への電気的接続を形成するためのコンタ
クトホールを絶縁層にエッチングにより開口する半導体
装置の製造方法において、エッチングを前記領域に達す
る前に止め、その後エッチングにより形成した開口の側
壁部を含め前記絶縁層の露出する面に導電性層を形成し
た状態で前記領域に達するまでプラズマエッチングを行
ないコンタクトホールを形成することにより、プラズマ
エッチングによりコンタクトホールの底部が半導体もし
くは導電性の領域に達してもその底部の帯電を従来に比
べて低減できることから、帯電による絶縁層等の層に対
する悪影響を軽減でき装置の特性の劣化を防止すること
に寄与する。
【００２１】更に、コンタクトホールを形成した後、ウ
エットエッチングにより前記導電性層を除去することに
より、ドライエッチングに比べて、そのコンタクトホー
ルの下方の下地に対する悪影響を低減することができ
る。
エットエッチングにより前記導電性層を除去することに
より、ドライエッチングに比べて、そのコンタクトホー
ルの下方の下地に対する悪影響を低減することができ
る。
【００２２】
【発明の実施の形態】本発明は、半導体装置の製造方法
において、特にドライエッチングを絶縁層にコンタクト
ホールのようなホールを形成するために行うに当たっ
て、ホールの底部が導電性部分に接触してもその導電性
部分の帯電が従来に比べて低減されるようにするもので
ある。その為に、ホールを少なくとも２段階のように複
数回に分けてエッチングすることとし、例えば１回では
導電性部分には達しない前にホール形成のためのエッチ
ングを一旦とめ、その後のエッチングについては、ホー
ルの側壁を含め露出する面に導電性層を形成した状態で
ホール形成のためのドライエッチングをホールが導電性
部分に達するまで行うものである。従って、この導電性
部分は、半導体装置の製造方法において、フローティン
グの状態になっている半導体領域、配線等に対しコンタ
クトホールのようなホールを形成する場合にすべて適応
することにより、導電性部分の帯電による悪影響を低減
することができる。ＳＯＩ基板に半導体装置例えばＣＭ
ＯＳ等を形成する場合、ソース、ドレイン領域や、金属
配線、不純物のドープされた導電性半導体やポリシリコ
ン等の半導体層等に対する接続用ホールの形成に利用し
て好適である。
において、特にドライエッチングを絶縁層にコンタクト
ホールのようなホールを形成するために行うに当たっ
て、ホールの底部が導電性部分に接触してもその導電性
部分の帯電が従来に比べて低減されるようにするもので
ある。その為に、ホールを少なくとも２段階のように複
数回に分けてエッチングすることとし、例えば１回では
導電性部分には達しない前にホール形成のためのエッチ
ングを一旦とめ、その後のエッチングについては、ホー
ルの側壁を含め露出する面に導電性層を形成した状態で
ホール形成のためのドライエッチングをホールが導電性
部分に達するまで行うものである。従って、この導電性
部分は、半導体装置の製造方法において、フローティン
グの状態になっている半導体領域、配線等に対しコンタ
クトホールのようなホールを形成する場合にすべて適応
することにより、導電性部分の帯電による悪影響を低減
することができる。ＳＯＩ基板に半導体装置例えばＣＭ
ＯＳ等を形成する場合、ソース、ドレイン領域や、金属
配線、不純物のドープされた導電性半導体やポリシリコ
ン等の半導体層等に対する接続用ホールの形成に利用し
て好適である。
【００２３】（実施の形態）ＳＯＩ基板を用いる半導体
装置の製造方法として、ＣＭＯＳを形成する例について
図１を参照し以下に説明する。この図１は、本発明の半
導体装置の製造方法の実施の形態の工程を模式的に説明
する断面図である。尚、この図１において、図２に示す
従来例と同等の部分については同様の符号にて示してい
る。
装置の製造方法として、ＣＭＯＳを形成する例について
図１を参照し以下に説明する。この図１は、本発明の半
導体装置の製造方法の実施の形態の工程を模式的に説明
する断面図である。尚、この図１において、図２に示す
従来例と同等の部分については同様の符号にて示してい
る。
【００２４】図１（１）に示すように、ＳＯＩ基板は支
持基板３の上に埋め込み酸化膜２及びその上にシリコン
膜１を有する。これは、例えばシリコンである支持基板
３の表面シリコン層は厚いため、高品質のＳＯＩを得る
ために、トランジスタを形成する表面シリコン層１を酸
化し、さらにシリコン層を形成するとともにエッチング
等を用いてそのシリコン層１の厚みを７０ｎｍに調整す
ることにより得る。ここで酸化膜２の厚さは１００ｎｍ
である。
持基板３の上に埋め込み酸化膜２及びその上にシリコン
膜１を有する。これは、例えばシリコンである支持基板
３の表面シリコン層は厚いため、高品質のＳＯＩを得る
ために、トランジスタを形成する表面シリコン層１を酸
化し、さらにシリコン層を形成するとともにエッチング
等を用いてそのシリコン層１の厚みを７０ｎｍに調整す
ることにより得る。ここで酸化膜２の厚さは１００ｎｍ
である。
【００２５】次いで、熱酸化法により酸化膜４を１０ｎ
ｍ厚さに形成し、ＬＰＣＶＤ（低温化学的気相成長法）
によりＳＩＮ膜（図示せず）を１００ｎｍの厚さに形成
し、フォトリソグラフィー法及びドライエッチングによ
り素子分離領域のＳＩＮ膜、酸化膜４を除去する。次ぎ
に、熱酸化を１６０ｎｍの厚さで行い素子分離用の酸
化，膜５を形成し、熱リン酸によりＳＩＮ膜を除去する
（図１（２）参照）。
ｍ厚さに形成し、ＬＰＣＶＤ（低温化学的気相成長法）
によりＳＩＮ膜（図示せず）を１００ｎｍの厚さに形成
し、フォトリソグラフィー法及びドライエッチングによ
り素子分離領域のＳＩＮ膜、酸化膜４を除去する。次ぎ
に、熱酸化を１６０ｎｍの厚さで行い素子分離用の酸
化，膜５を形成し、熱リン酸によりＳＩＮ膜を除去する
（図１（２）参照）。
【００２６】ＰＭＯＳ活性領域のフォトリソグラフィー
法及びイオン注入法により、リンを注入エネルギー２５
ＫｅＶ、ドーズ量５×１０12イオン／ｃｍ2でイオン注
入し、ＰＭＯＳのチャンネル領域６の不純物濃度を決定
する。続いて、ＮＭＯＳ活性領域にフォトリソグラフィ
ー法及びイオン注入法によりボロンを注入エネルギー３
０ＫｅＶ、ドーズ量５×１０12イオン／ｃｍ2でイオン
注入し、ＮＭＯＳのチャンネル領域７の不純物濃度を決
定する。更に、１％ＨＦにより酸化膜４を除去し、熱酸
化法によりゲート酸化膜８を７ｎｍの厚さに形成する。
続いて、ＬＰＣＶＤ法によりポリシリコン層９を１５０
ｎｍの厚さに形成し、イオン注入法によりリンをポリシ
リコン層９に注入エネルギー２０ＫｅＶ、ドーズ量５×
１０15イオン／ｃｍ2でイオン注入し、ＣＶＤ法により
ＷＳｉ層１０を１００ｎｍの厚さに形成する。その後、
フォトリソグラフィー法及びドライエッチング法により
ＷＳｉ層１０及びポリシリコンをエッチングしゲート電
極を形成する（図１（３）参照）。
法及びイオン注入法により、リンを注入エネルギー２５
ＫｅＶ、ドーズ量５×１０12イオン／ｃｍ2でイオン注
入し、ＰＭＯＳのチャンネル領域６の不純物濃度を決定
する。続いて、ＮＭＯＳ活性領域にフォトリソグラフィ
ー法及びイオン注入法によりボロンを注入エネルギー３
０ＫｅＶ、ドーズ量５×１０12イオン／ｃｍ2でイオン
注入し、ＮＭＯＳのチャンネル領域７の不純物濃度を決
定する。更に、１％ＨＦにより酸化膜４を除去し、熱酸
化法によりゲート酸化膜８を７ｎｍの厚さに形成する。
続いて、ＬＰＣＶＤ法によりポリシリコン層９を１５０
ｎｍの厚さに形成し、イオン注入法によりリンをポリシ
リコン層９に注入エネルギー２０ＫｅＶ、ドーズ量５×
１０15イオン／ｃｍ2でイオン注入し、ＣＶＤ法により
ＷＳｉ層１０を１００ｎｍの厚さに形成する。その後、
フォトリソグラフィー法及びドライエッチング法により
ＷＳｉ層１０及びポリシリコンをエッチングしゲート電
極を形成する（図１（３）参照）。
【００２７】ＰＭＯＳ活性領域にフォトリソグラフィー
法及びイオン注入法によりＢＦ2を注入エネルギー２０
ＫｅＶ、ドーズ量５×１０13イオン／ｃｍ2でイオン注
入し、ＰＭＯＳのドレイン緩衝拡散層１１の不純物濃度
を決定する。なお、このドレイン緩衝拡散層１１は所謂
ＬＤＤとするために設ける。続いて、ＮＭＯＳ活性領域
にフォトリソグラフィー法及びイオン注入法によりリン
を注入エネルギー１５ＫｅＶ、ドーズ量５×１０13イオ
ン／ｃｍ2でイオン注入し、ＮＭＯＳのドレイン緩衝拡
散層１２の不純物濃度を決定する。このドレイン緩衝拡
散層は所謂ＬＤＤとするために設ける。ＰＭＯＳ、ＮＭ
ＯＳの活性領域部は基本的に空乏化させて使うため、膜
厚は薄くかつ低濃度に形成している。続いて、酸化膜
（図示せず）をＣＶＤ法により１５０ｎｍ形成し、ドラ
イエッチング法により該酸化膜を１４０ｎｍエッチバッ
クし、ゲート電極側壁に酸化膜のサイドウオール１３を
形成する。
法及びイオン注入法によりＢＦ2を注入エネルギー２０
ＫｅＶ、ドーズ量５×１０13イオン／ｃｍ2でイオン注
入し、ＰＭＯＳのドレイン緩衝拡散層１１の不純物濃度
を決定する。なお、このドレイン緩衝拡散層１１は所謂
ＬＤＤとするために設ける。続いて、ＮＭＯＳ活性領域
にフォトリソグラフィー法及びイオン注入法によりリン
を注入エネルギー１５ＫｅＶ、ドーズ量５×１０13イオ
ン／ｃｍ2でイオン注入し、ＮＭＯＳのドレイン緩衝拡
散層１２の不純物濃度を決定する。このドレイン緩衝拡
散層は所謂ＬＤＤとするために設ける。ＰＭＯＳ、ＮＭ
ＯＳの活性領域部は基本的に空乏化させて使うため、膜
厚は薄くかつ低濃度に形成している。続いて、酸化膜
（図示せず）をＣＶＤ法により１５０ｎｍ形成し、ドラ
イエッチング法により該酸化膜を１４０ｎｍエッチバッ
クし、ゲート電極側壁に酸化膜のサイドウオール１３を
形成する。
【００２８】続いて、ＰＭＯＳ活性領域にフォトリソグ
ラフィー法及びイオン注入法によりＢＦ2を注入エネル
ギー２０ＫｅＶ、ドーズ量５×１０15イオン／ｃｍ2で
イオン注入し、ＰＭＯＳのソース、ドレイン拡散層１４
の不純物濃度を決定する。続いて、ＮＭＯＳ活性領域に
フォトリソグラフィー法及びイオン法によりリンを注入
エネルギー１５ＫｅＶ、ドーズ量５×１０15イオン／ｃ
ｍ2でイオン注入し、ＮＭＯＳのソース、ドレイン拡散
層１５の不純物濃度を決定する（図１（４）参照）。
ラフィー法及びイオン注入法によりＢＦ2を注入エネル
ギー２０ＫｅＶ、ドーズ量５×１０15イオン／ｃｍ2で
イオン注入し、ＰＭＯＳのソース、ドレイン拡散層１４
の不純物濃度を決定する。続いて、ＮＭＯＳ活性領域に
フォトリソグラフィー法及びイオン法によりリンを注入
エネルギー１５ＫｅＶ、ドーズ量５×１０15イオン／ｃ
ｍ2でイオン注入し、ＮＭＯＳのソース、ドレイン拡散
層１５の不純物濃度を決定する（図１（４）参照）。
【００２９】ＮＳＧ（ノンドープシリケートガラス）膜
１６を塗布法により１５０ｎｍ形成し、続いてＢＰＳＧ
（ボロンリンシリケートガラス）膜１７を塗布法により
７５０ｎｍ形成する。尚、ＮＳＧ膜１６及びＢＰＳＧ膜
１７は層間絶縁膜を形成するものとなる。その後、９０
０℃、窒素雰囲気、２０分の熱処理を行いＢＰＳＧ膜１
６のリフロー及び前記でイオン注入した不純物の活性化
を行う。こうして、ＰＭＯＳ、ＮＭＯＳ活性領域は、ソ
ース領域、ドレイン領域が形成され、ＰＭＯＳ、ＮＭＯ
Ｓの半導体素子が形成されることとなる。
１６を塗布法により１５０ｎｍ形成し、続いてＢＰＳＧ
（ボロンリンシリケートガラス）膜１７を塗布法により
７５０ｎｍ形成する。尚、ＮＳＧ膜１６及びＢＰＳＧ膜
１７は層間絶縁膜を形成するものとなる。その後、９０
０℃、窒素雰囲気、２０分の熱処理を行いＢＰＳＧ膜１
６のリフロー及び前記でイオン注入した不純物の活性化
を行う。こうして、ＰＭＯＳ、ＮＭＯＳ活性領域は、ソ
ース領域、ドレイン領域が形成され、ＰＭＯＳ、ＮＭＯ
Ｓの半導体素子が形成されることとなる。
【００３０】その後、スパッタ法によりＴｉＮ層３６を
３００ｎｍの厚さに形成する。尚、ここでは、導電性の
層として、ＴｉＮの例を挙げたが、あとの工程で除去し
うる導電性膜であれば良く、その形成方法はスパッタ法
に限定されるものではなくＣＶＤ法、蒸着法等によるも
のでも良い。その膜厚は、この例に限定されるものでは
なく、後の工程での除去、コンタクトエッチング時の耐
性を考慮すれば２００〜４００ｎｍが望ましく、特に２
５０〜３００ｎｍが望ましい。その後、フォトリソグラ
フィー法により半導体素子と電極配線を接続するための
コンタクトホール部１９の開口をレジスト１８に形成す
る（図１（５）参照）。
３００ｎｍの厚さに形成する。尚、ここでは、導電性の
層として、ＴｉＮの例を挙げたが、あとの工程で除去し
うる導電性膜であれば良く、その形成方法はスパッタ法
に限定されるものではなくＣＶＤ法、蒸着法等によるも
のでも良い。その膜厚は、この例に限定されるものでは
なく、後の工程での除去、コンタクトエッチング時の耐
性を考慮すれば２００〜４００ｎｍが望ましく、特に２
５０〜３００ｎｍが望ましい。その後、フォトリソグラ
フィー法により半導体素子と電極配線を接続するための
コンタクトホール部１９の開口をレジスト１８に形成す
る（図１（５）参照）。
【００３１】コンタクトホール部１９を開口したレジス
ト１８をマスクにドライエッチングによりＴｉＮ層３６
をエッチングする。このとき、エッチング装置はμ波プ
ラズマエッチング装置を用い、エッチング条件はＢＣＬ
3流量３０ｓｃｃｍ、Ｃｌ2流量７０ｓｃｃｍ、真空度８
ｍＴｏｒｒ、μ波電流３００ｍＡ、ウエハー保持電極印
加電力７０Ｗで、オーバーエッチング量はＴｉＮ層３６
の膜厚に対して３０％としている。その後、このレジス
ト１８をマスクにドライエッチングによりＢＰＳＧ膜１
７、ＮＳＧ膜１６にコンタクトホール２０を開口する。
このきのコンタクトホール２０のエッチング深さはゲー
ト電極のやや上方に達する程度とする。従って、このコ
ンタクトホール２０は、ソース領域、ドレイン領域上方
において、ゲート電極のやや上方に位置する程度の深さ
に形成されるものであり、ゲート電極、ソース領域、ド
レイン領域に達することはない。エッチング装置は誘導
結合型プラズマエッチング装置を用い、ウエハー保持電
極にも高周波を印加している。そのエッチング条件は、
Ｃ2Ｆ6流量５０ｓｃｃｍ、真空度５ｍＴｏｒｒ、ソース
印加電力２５００Ｗ、ウエハー保持電極印加電力８００
Ｗである。
ト１８をマスクにドライエッチングによりＴｉＮ層３６
をエッチングする。このとき、エッチング装置はμ波プ
ラズマエッチング装置を用い、エッチング条件はＢＣＬ
3流量３０ｓｃｃｍ、Ｃｌ2流量７０ｓｃｃｍ、真空度８
ｍＴｏｒｒ、μ波電流３００ｍＡ、ウエハー保持電極印
加電力７０Ｗで、オーバーエッチング量はＴｉＮ層３６
の膜厚に対して３０％としている。その後、このレジス
ト１８をマスクにドライエッチングによりＢＰＳＧ膜１
７、ＮＳＧ膜１６にコンタクトホール２０を開口する。
このきのコンタクトホール２０のエッチング深さはゲー
ト電極のやや上方に達する程度とする。従って、このコ
ンタクトホール２０は、ソース領域、ドレイン領域上方
において、ゲート電極のやや上方に位置する程度の深さ
に形成されるものであり、ゲート電極、ソース領域、ド
レイン領域に達することはない。エッチング装置は誘導
結合型プラズマエッチング装置を用い、ウエハー保持電
極にも高周波を印加している。そのエッチング条件は、
Ｃ2Ｆ6流量５０ｓｃｃｍ、真空度５ｍＴｏｒｒ、ソース
印加電力２５００Ｗ、ウエハー保持電極印加電力８００
Ｗである。
【００３２】その後、プラズマアッシング法によりレジ
スト１８を除去し、有機剥離を行う（図２（６）参
照）。
スト１８を除去し、有機剥離を行う（図２（６）参
照）。
【００３３】次いで、スパッタ法によりＴｉＮ層３７を
２０ｎｍの厚さに形成する。この膜は、ＴｉＮに限らず
導電性の膜で、コンタクトホール２０の側壁に形成でき
るものであれば良く、形成方法もスパッタ法に限定され
るものでなく、ＣＶＤ法、蒸着法によるものでもよい。
この膜厚は、特に限定されるものではないが、５〜３０
ｎｍの厚さが望ましく、特に形成膜の安定性等から１０
〜３０ｎｍ程度が良い（図２（７）参照）。
２０ｎｍの厚さに形成する。この膜は、ＴｉＮに限らず
導電性の膜で、コンタクトホール２０の側壁に形成でき
るものであれば良く、形成方法もスパッタ法に限定され
るものでなく、ＣＶＤ法、蒸着法によるものでもよい。
この膜厚は、特に限定されるものではないが、５〜３０
ｎｍの厚さが望ましく、特に形成膜の安定性等から１０
〜３０ｎｍ程度が良い（図２（７）参照）。
【００３４】次に、異方性ドライエッチング法により、
コンタクトホール２０の底部のＴｉＮ層３７部分を除去
し、ＴｉＮ層３７とＴｉＮ層３６が電気的に導通のある
ようにコンタクトホール２０の側壁にＴｉＮ層３７のサ
イドウオールを形成する。このとき、エッチング装置は
μ波プラズマエッチング装置を用い、エッチング条件が
ＢＣｌ3流量３０ｓｃｃｍ、Ｃｌ2流量７０ｓｃｃｍ、真
空度８ｍＴｏｒｒ、μ波電流３００ｍＡ、ウエハー保持
電極電力７０Ｗで、オーバエッチング量はコンタクトホ
ール２０の底部のＴｉＮ膜３７の厚さに対して２０％と
している。更に、コンタクトホール２０の底部に残って
いる酸化膜であるのＢＰＳＧ膜１７、ＮＳＧ膜１６をド
ライエッチングにより開口する（図２（８）参照）。こ
のときエッチング装置は誘導結合型プラズマエッチング
装置を用い、ウエハー保持電極にも高周波を印加してい
る。エッチング条件はＣ2Ｆ6流量５０ｓｃｃｍ、真空度
５ｍＴｏｒｒ、ソース印加電力２５００Ｗ、ウエハー保
持電極印加電力８００Ｗである。このエッチング中にホ
ール２０の側壁にＴｉＮ層３６に電気的に導通するＴｉ
Ｎ層３７がサイドウオールとして存在するため、ホール
２０の側壁の帯電は従来に比べて低減される。その結
果、コンタクトホール２０底部がドライエッチングの進
行に伴って活性領域とされているソース、ドレイン領域
に達するが、その底部の活性領域の帯電が従来に比べて
緩和され、活性領域と支持基板との間の電位差も従来に
比べて小さくなり、埋め込み酸化膜２の劣化が防止され
る。
コンタクトホール２０の底部のＴｉＮ層３７部分を除去
し、ＴｉＮ層３７とＴｉＮ層３６が電気的に導通のある
ようにコンタクトホール２０の側壁にＴｉＮ層３７のサ
イドウオールを形成する。このとき、エッチング装置は
μ波プラズマエッチング装置を用い、エッチング条件が
ＢＣｌ3流量３０ｓｃｃｍ、Ｃｌ2流量７０ｓｃｃｍ、真
空度８ｍＴｏｒｒ、μ波電流３００ｍＡ、ウエハー保持
電極電力７０Ｗで、オーバエッチング量はコンタクトホ
ール２０の底部のＴｉＮ膜３７の厚さに対して２０％と
している。更に、コンタクトホール２０の底部に残って
いる酸化膜であるのＢＰＳＧ膜１７、ＮＳＧ膜１６をド
ライエッチングにより開口する（図２（８）参照）。こ
のときエッチング装置は誘導結合型プラズマエッチング
装置を用い、ウエハー保持電極にも高周波を印加してい
る。エッチング条件はＣ2Ｆ6流量５０ｓｃｃｍ、真空度
５ｍＴｏｒｒ、ソース印加電力２５００Ｗ、ウエハー保
持電極印加電力８００Ｗである。このエッチング中にホ
ール２０の側壁にＴｉＮ層３６に電気的に導通するＴｉ
Ｎ層３７がサイドウオールとして存在するため、ホール
２０の側壁の帯電は従来に比べて低減される。その結
果、コンタクトホール２０底部がドライエッチングの進
行に伴って活性領域とされているソース、ドレイン領域
に達するが、その底部の活性領域の帯電が従来に比べて
緩和され、活性領域と支持基板との間の電位差も従来に
比べて小さくなり、埋め込み酸化膜２の劣化が防止され
る。
【００３５】次に、１５０℃の硫酸と過酸化水素水の溶
液への侵液により、ＴｉＮ層３７、３６を除去する。
尚、ここで、ウエットエッチングを行ったのは、もしド
ライエッチングにより穴明けを行うと下地半導体（活性
領域であるソース、ドレイン領域）がダメージを受ける
ので、これを防止する為である。その後、スパッタ法に
よりＴｉを６０ｎｍの厚さで形成し、続いてＴｉＮを６
０ｎｍの厚さで形成してバリアメタル層２１を形成す
る。更に、ＣＶＤ法により、Ｗ層２２を５００ｎｍの厚
さで形成し、ドライエッチング法によりＷ層２２をエッ
チングバックし、コンタクトホール２０の部分のみにＷ
層２２を残す。次に、ドライエッチング法によりバリア
メタル層２１をエッチバックし、コンタクトホール２０
部分のみにバリアメタル２１を残す。次いで、スパッタ
法によりＴｉＮ層２３を８０ｎｍの厚さで、ＡｌＣｕ層
２４（Ｃｕ濃度０．５％）を４００ｎｍの厚さで、Ｔｉ
Ｎ層２５を８０ｎｍの厚さで順次形成する。その後、フ
ォトリソグラフィー法及びドライエッチング法により、
ＴｉＮ層２５、ＡｌＣｕ層２４、ＴｉＮ層２３をエッチ
ングし、電極配線を形成する（図３（９）参照）。
液への侵液により、ＴｉＮ層３７、３６を除去する。
尚、ここで、ウエットエッチングを行ったのは、もしド
ライエッチングにより穴明けを行うと下地半導体（活性
領域であるソース、ドレイン領域）がダメージを受ける
ので、これを防止する為である。その後、スパッタ法に
よりＴｉを６０ｎｍの厚さで形成し、続いてＴｉＮを６
０ｎｍの厚さで形成してバリアメタル層２１を形成す
る。更に、ＣＶＤ法により、Ｗ層２２を５００ｎｍの厚
さで形成し、ドライエッチング法によりＷ層２２をエッ
チングバックし、コンタクトホール２０の部分のみにＷ
層２２を残す。次に、ドライエッチング法によりバリア
メタル層２１をエッチバックし、コンタクトホール２０
部分のみにバリアメタル２１を残す。次いで、スパッタ
法によりＴｉＮ層２３を８０ｎｍの厚さで、ＡｌＣｕ層
２４（Ｃｕ濃度０．５％）を４００ｎｍの厚さで、Ｔｉ
Ｎ層２５を８０ｎｍの厚さで順次形成する。その後、フ
ォトリソグラフィー法及びドライエッチング法により、
ＴｉＮ層２５、ＡｌＣｕ層２４、ＴｉＮ層２３をエッチ
ングし、電極配線を形成する（図３（９）参照）。
【００３６】プラズマＣＶＤ法により、ＳｉＯ2層２６
を２μｍの厚さで形成し、続いてＣＭＰ法によりＳｉＯ
2層２６を平坦化する。ここで、ＣＭＰ後のＳｉＯ2層２
６の膜厚は電極配線上で１μｍにする。尚、このＳｉＯ
2層２６は層間絶縁膜となる。その後、スパッタ法によ
りＴｉＮ層３８を３００ｎｍの厚さで形成する。この膜
は、ＴｉＮに限定されるものではなく、後の工程で除去
できる導電性膜であれば良く、形成方法もスパッタ法に
限定されるものではなくＣＶＤ法、蒸着法等によるもの
で良い。その膜厚は、特に限定されるものではないが後
工程での除去、形成膜の安定性等を考慮すれば２００〜
４００ｎｍが望ましく、特に２５０〜３００ｎｍが望ま
しい。次いで、フォトグラフィ法により電極配線と上部
電極配線を接続するヴィアホール部２８の開口をレジス
ト２７に形成する（図３（１０）参照）。
を２μｍの厚さで形成し、続いてＣＭＰ法によりＳｉＯ
2層２６を平坦化する。ここで、ＣＭＰ後のＳｉＯ2層２
６の膜厚は電極配線上で１μｍにする。尚、このＳｉＯ
2層２６は層間絶縁膜となる。その後、スパッタ法によ
りＴｉＮ層３８を３００ｎｍの厚さで形成する。この膜
は、ＴｉＮに限定されるものではなく、後の工程で除去
できる導電性膜であれば良く、形成方法もスパッタ法に
限定されるものではなくＣＶＤ法、蒸着法等によるもの
で良い。その膜厚は、特に限定されるものではないが後
工程での除去、形成膜の安定性等を考慮すれば２００〜
４００ｎｍが望ましく、特に２５０〜３００ｎｍが望ま
しい。次いで、フォトグラフィ法により電極配線と上部
電極配線を接続するヴィアホール部２８の開口をレジス
ト２７に形成する（図３（１０）参照）。
【００３７】このヴィアホール部２８を開口したレジス
ト２７をマスクにドライエッチングを行うことによりＴ
ｉＮ層３８をエッチングする。エッチング装置はμ波プ
ラズマエッチング装置を用い、エッチング条件はＢＣｌ
3流量３０ｓｃｃｍ、Ｃｌ2流量７０ｓｃｃｍ、真空度８
ｍＴｏｒｒ、μ波電流３００ｍＡ、ウエハー保持電極印
加電力７０Ｗでオーバエッチング量はＴｉＮ層３８の膜
厚に対して３０％としている。その後、このレジスト２
７をマスクにドライエッチングすることにより、層間絶
縁膜であるＳｉＯ2膜２６にヴィアホール２９を開口す
る。このとき、ヴィアホール２９のエッチング深さは電
極配線まで達しないようにする（図４（１１（参照）。
エッチング装置は誘導結合型プラズマエッチング装置を
用い、ウエハー保持電極にも高周波を印加している。エ
ッチング条件は、Ｃ2Ｆ6流量５０ｓｃｃｍ、真空度５ｍ
Ｔｏｏｒ、ソース印加電力２５００Ｗ，ウエハー保持電
極印加電力８００Ｗである。
ト２７をマスクにドライエッチングを行うことによりＴ
ｉＮ層３８をエッチングする。エッチング装置はμ波プ
ラズマエッチング装置を用い、エッチング条件はＢＣｌ
3流量３０ｓｃｃｍ、Ｃｌ2流量７０ｓｃｃｍ、真空度８
ｍＴｏｒｒ、μ波電流３００ｍＡ、ウエハー保持電極印
加電力７０Ｗでオーバエッチング量はＴｉＮ層３８の膜
厚に対して３０％としている。その後、このレジスト２
７をマスクにドライエッチングすることにより、層間絶
縁膜であるＳｉＯ2膜２６にヴィアホール２９を開口す
る。このとき、ヴィアホール２９のエッチング深さは電
極配線まで達しないようにする（図４（１１（参照）。
エッチング装置は誘導結合型プラズマエッチング装置を
用い、ウエハー保持電極にも高周波を印加している。エ
ッチング条件は、Ｃ2Ｆ6流量５０ｓｃｃｍ、真空度５ｍ
Ｔｏｏｒ、ソース印加電力２５００Ｗ，ウエハー保持電
極印加電力８００Ｗである。
【００３８】その後、プラズマアッシング法によりレジ
スト２７を除去し、有機剥離を行う。次いで、スパッタ
法によりＴｉＮ層３９を１０ｎｍの厚さに形成する（図
４（１２）参照）。このとき、膜３８は、ＴｉＮに限ら
ず導電性の膜でヴィアホール２８の側壁に形成できるも
のであればよく、形成方法もスパッタ法に限定されるも
のではなく、ＣＶＤ法、蒸着法等によるものでもよい。
この膜厚は、特に限定されるものではないが、５〜３０
ｎｍが望ましく、特に形成膜の安定性等から１０〜３０
ｎｍ程度が良い。
スト２７を除去し、有機剥離を行う。次いで、スパッタ
法によりＴｉＮ層３９を１０ｎｍの厚さに形成する（図
４（１２）参照）。このとき、膜３８は、ＴｉＮに限ら
ず導電性の膜でヴィアホール２８の側壁に形成できるも
のであればよく、形成方法もスパッタ法に限定されるも
のではなく、ＣＶＤ法、蒸着法等によるものでもよい。
この膜厚は、特に限定されるものではないが、５〜３０
ｎｍが望ましく、特に形成膜の安定性等から１０〜３０
ｎｍ程度が良い。
【００３９】次に、異方性ドライエッチング法により、
ヴィアホール２９の底部の残りのＴｉＮ層３９を除去
し、ＴｉＮ層３８とＴｉＮ層３９が電気的に導通のある
ようにヴィアホール２９の側壁にＴｉＮ層３９のサイド
ウオールを形成する。エッチング装置はμ波プラズマエ
ッチング装置を用い、エッチング条件はＢＣｌ3流量３
０ｓｃｃｍ、Ｃｌ2流量７０ｓｃｃｍ、真空度８ｍＴｏ
ｒｒ、μ波電流３００ｍＡ、ウエハー保持電極印加電力
７０Ｗで、オーバエッチング量はヴィアホール２９底部
のＴｉＮ層３９の膜厚に対して２０％としている。更
に、ヴィアホール２９の底部の酸化膜（ＳｉＯ2膜２
６）の残っている部分をドライエッチングにより開口す
る（図５（１３）参照）。エッチング装置は誘導結合型
プラズマエッチング装置を用い、ウエハー保持電極に高
周波を印加している。エッチング条件はＣ2Ｆ6流量５０
ｓｃｃｍ、真空度５ｍＴｏｒｒ、ソース印加電力２５０
０Ｗ、ウエハー保持電極印加電力８００Ｗである。この
エッチング中にヴィアホール２９の側壁にＴｉＮ層３８
と電気的に導通するＴｉＮ層３９がサイドウオールとし
て存在するため、ヴィアホール２９の側壁の帯電は従来
に比べて低減される。その結果、ヴィアホール２９の底
部がドライエッチングの進行に伴って電極配線をなすＴ
ｉＮ層２５に達するが、その底部の電極配線の帯電が従
来に比べて緩和され、電極配線と支持基板との間の電位
差も従来に比べて小さくなり、埋め込み絶縁膜２の劣化
が防止される。次いで、ＴｉＮ層３９、３８を除去す
る。次に、スパッタ法によりＴｉ層を６０ｎｍの厚さに
形成し、続いてスパッタ法によりＴｉＮ層を６０ｎｍの
厚さに形成し、バリアメタル層３０を形成する。次に、
ＣＶＤ法によりＷ層３１を５００ｎｍの厚さに形成し、
ドライエッチング法によりＷ層３１をエッチングバック
し、ヴィアホール２９部のみにＷ層３１を残す。次に、
ドライエッチング法によりＴｉＮ層３８及びバリアメタ
ル層３０をエッチバックし、ヴィアホール２９部のみに
バリアメタル層３０を残す（図５（１４）参照）。
ヴィアホール２９の底部の残りのＴｉＮ層３９を除去
し、ＴｉＮ層３８とＴｉＮ層３９が電気的に導通のある
ようにヴィアホール２９の側壁にＴｉＮ層３９のサイド
ウオールを形成する。エッチング装置はμ波プラズマエ
ッチング装置を用い、エッチング条件はＢＣｌ3流量３
０ｓｃｃｍ、Ｃｌ2流量７０ｓｃｃｍ、真空度８ｍＴｏ
ｒｒ、μ波電流３００ｍＡ、ウエハー保持電極印加電力
７０Ｗで、オーバエッチング量はヴィアホール２９底部
のＴｉＮ層３９の膜厚に対して２０％としている。更
に、ヴィアホール２９の底部の酸化膜（ＳｉＯ2膜２
６）の残っている部分をドライエッチングにより開口す
る（図５（１３）参照）。エッチング装置は誘導結合型
プラズマエッチング装置を用い、ウエハー保持電極に高
周波を印加している。エッチング条件はＣ2Ｆ6流量５０
ｓｃｃｍ、真空度５ｍＴｏｒｒ、ソース印加電力２５０
０Ｗ、ウエハー保持電極印加電力８００Ｗである。この
エッチング中にヴィアホール２９の側壁にＴｉＮ層３８
と電気的に導通するＴｉＮ層３９がサイドウオールとし
て存在するため、ヴィアホール２９の側壁の帯電は従来
に比べて低減される。その結果、ヴィアホール２９の底
部がドライエッチングの進行に伴って電極配線をなすＴ
ｉＮ層２５に達するが、その底部の電極配線の帯電が従
来に比べて緩和され、電極配線と支持基板との間の電位
差も従来に比べて小さくなり、埋め込み絶縁膜２の劣化
が防止される。次いで、ＴｉＮ層３９、３８を除去す
る。次に、スパッタ法によりＴｉ層を６０ｎｍの厚さに
形成し、続いてスパッタ法によりＴｉＮ層を６０ｎｍの
厚さに形成し、バリアメタル層３０を形成する。次に、
ＣＶＤ法によりＷ層３１を５００ｎｍの厚さに形成し、
ドライエッチング法によりＷ層３１をエッチングバック
し、ヴィアホール２９部のみにＷ層３１を残す。次に、
ドライエッチング法によりＴｉＮ層３８及びバリアメタ
ル層３０をエッチバックし、ヴィアホール２９部のみに
バリアメタル層３０を残す（図５（１４）参照）。
【００４０】次に、スッパタ法によりＴｉＮ層３２を８
０ｎｍの厚さに、ＡｌＣｕ層３３（Ｃｕ濃度０．５％）
を８００ｎｍの厚さに、ＴｉＮ層３４を８０ｎｍの厚さ
に順に形成する。その後、フォトリソグラフィ法及びド
ライエッチング法により、ＴｉＮ層３４、ＡｉＣｕ層３
３、ＴｉＮ層３２をエッチングし、上部配線を形成す
る。続いて、プラズマＣＶＤ法によりパッシベーション
膜のＳｉＮ膜３５を６００ｎｍの厚さに形成する（図６
（１５）参照）。その後、フォトリソグラフィー法及び
ドライエッチング法によりボンディグパッド接続孔をＳ
ｉＮ層３５に開口する。
０ｎｍの厚さに、ＡｌＣｕ層３３（Ｃｕ濃度０．５％）
を８００ｎｍの厚さに、ＴｉＮ層３４を８０ｎｍの厚さ
に順に形成する。その後、フォトリソグラフィ法及びド
ライエッチング法により、ＴｉＮ層３４、ＡｉＣｕ層３
３、ＴｉＮ層３２をエッチングし、上部配線を形成す
る。続いて、プラズマＣＶＤ法によりパッシベーション
膜のＳｉＮ膜３５を６００ｎｍの厚さに形成する（図６
（１５）参照）。その後、フォトリソグラフィー法及び
ドライエッチング法によりボンディグパッド接続孔をＳ
ｉＮ層３５に開口する。
【００４１】本発明の実施の形態の製造法により製造し
た場合の埋め込み酸化膜の耐圧分布を図１１（１）に示
し、従来の製造法により製造した場合の埋め込み酸化膜
の耐圧分布を図１１（２）にそれぞれ示している。図１
１においては、横軸に耐圧（ＭＶ／ｃｍ）を縦軸に頻度
（％）を示している。この図１１から、耐圧１ＭＶ／ｃ
ｍ以下の初期破壊が従来の製造法のものでは６３％であ
るのに対し、本発明の製造法の用いたものでは６％と大
幅に減少していることが分かる。
た場合の埋め込み酸化膜の耐圧分布を図１１（１）に示
し、従来の製造法により製造した場合の埋め込み酸化膜
の耐圧分布を図１１（２）にそれぞれ示している。図１
１においては、横軸に耐圧（ＭＶ／ｃｍ）を縦軸に頻度
（％）を示している。この図１１から、耐圧１ＭＶ／ｃ
ｍ以下の初期破壊が従来の製造法のものでは６３％であ
るのに対し、本発明の製造法の用いたものでは６％と大
幅に減少していることが分かる。
【００４２】本発明の半導体装置の製造方法は、その実
施の形態としてＳＯＩ基板を用いた半導体の製造方法の
例について説明したが、これに限らず、フローティグ状
態の半導体層、もしくは導電体層へのコンタクト形成の
ためのドライエッチング、例えばメモリーのフロティン
ゲートへのコンタクト形成等にも適用できる。
施の形態としてＳＯＩ基板を用いた半導体の製造方法の
例について説明したが、これに限らず、フローティグ状
態の半導体層、もしくは導電体層へのコンタクト形成の
ためのドライエッチング、例えばメモリーのフロティン
ゲートへのコンタクト形成等にも適用できる。
【００４３】
【発明の効果】本発明の半導体装置の製造方法は、エッ
チングにより前記第１の導電性膜及び前記絶縁膜に前記
半導体素子の導電性領域あるいは前記配線に到達しない
程度に開口し、その後前記開口の側壁に第２の導電性膜
を形成し、その第２の導電性膜を前記第１の導電性膜と
電気的に導通させた状態で前記半導体素子の導電性領域
或いは前記配線の上の前記絶縁膜をドライエッチングに
より開口することによりホールを形成することから、ホ
ールの底部は導電性領域あるいは配線に達してもその底
部の帯電を従来に比べて低減できることから、ＳＯＩ基
板の絶縁膜の絶縁破壊による劣化の防止に役立ち、この
絶縁膜の電気的絶縁耐圧を従来に比べて改善することが
でき半導体装置の信頼性向上に寄与するところ大であ
る。
チングにより前記第１の導電性膜及び前記絶縁膜に前記
半導体素子の導電性領域あるいは前記配線に到達しない
程度に開口し、その後前記開口の側壁に第２の導電性膜
を形成し、その第２の導電性膜を前記第１の導電性膜と
電気的に導通させた状態で前記半導体素子の導電性領域
或いは前記配線の上の前記絶縁膜をドライエッチングに
より開口することによりホールを形成することから、ホ
ールの底部は導電性領域あるいは配線に達してもその底
部の帯電を従来に比べて低減できることから、ＳＯＩ基
板の絶縁膜の絶縁破壊による劣化の防止に役立ち、この
絶縁膜の電気的絶縁耐圧を従来に比べて改善することが
でき半導体装置の信頼性向上に寄与するところ大であ
る。
【００４４】更に、前記ホールの形成は、前記第１の導
電性膜上に形成されたフォトレジストをマスクに前記第
１の導電性層をエッチングした後このフォトレジストを
除去し、続いて該第１の導電性膜をマスクに前記絶縁膜
をドライエッチングすることにより行うことから、自己
整合的にホールを形成できることから、精度よく製造す
ることができ、安定した性能の半導体装置を得ることが
できる。
電性膜上に形成されたフォトレジストをマスクに前記第
１の導電性層をエッチングした後このフォトレジストを
除去し、続いて該第１の導電性膜をマスクに前記絶縁膜
をドライエッチングすることにより行うことから、自己
整合的にホールを形成できることから、精度よく製造す
ることができ、安定した性能の半導体装置を得ることが
できる。
【００４５】又、空間的に絶縁分離された半導体もしく
は導電性の領域への電気的接続を形成するためのコンタ
クトホールを絶縁層にエッチングにより開口する半導体
装置の製造方法において、エッチングを前記領域に達す
る前に止め、その後エッチングにより形成した開口の側
壁部を含め前記絶縁層の露出する面に導電性層を形成し
た状態で前記領域に達するまでプラズマエッチングを行
ないコンタクトホールを形成することにより、プラズマ
エッチングによりコンタクトホールの底部が半導体もし
くは導電性の領域に達してもその底部の帯電を従来に比
べて低減できることから、帯電による絶縁層等の層に対
する悪影響を軽減でき装置の特性の劣化を防止すること
ができ、更に、コンタクトホールを形成した後、ウエッ
トエッチングにより前記導電性層を除去することによ
り、ドライエッチングに比べて、そのコンタクトホール
の下方の下地に対する悪影響を低減することができ、特
性の良い装置を得ることに寄与する。
は導電性の領域への電気的接続を形成するためのコンタ
クトホールを絶縁層にエッチングにより開口する半導体
装置の製造方法において、エッチングを前記領域に達す
る前に止め、その後エッチングにより形成した開口の側
壁部を含め前記絶縁層の露出する面に導電性層を形成し
た状態で前記領域に達するまでプラズマエッチングを行
ないコンタクトホールを形成することにより、プラズマ
エッチングによりコンタクトホールの底部が半導体もし
くは導電性の領域に達してもその底部の帯電を従来に比
べて低減できることから、帯電による絶縁層等の層に対
する悪影響を軽減でき装置の特性の劣化を防止すること
ができ、更に、コンタクトホールを形成した後、ウエッ
トエッチングにより前記導電性層を除去することによ
り、ドライエッチングに比べて、そのコンタクトホール
の下方の下地に対する悪影響を低減することができ、特
性の良い装置を得ることに寄与する。
【図１】本発明の半導体装置の製造方法の実施の形態の
製造工程を模式的に説明する断面図である。
製造工程を模式的に説明する断面図である。
【図２】本発明の半導体装置の製造方法の実施の形態の
製造工程を模式的に説明する断面図である。
製造工程を模式的に説明する断面図である。
【図３】本発明の半導体装置の製造方法の実施の形態の
製造工程を模式的に説明する断面図である。
製造工程を模式的に説明する断面図である。
【図４】本発明の半導体装置の製造方法の実施の形態の
製造工程を模式的に説明する断面図である。
製造工程を模式的に説明する断面図である。
【図５】本発明の半導体装置の製造方法の実施の形態の
製造工程を模式的に説明する断面図である。
製造工程を模式的に説明する断面図である。
【図６】本発明の半導体装置の製造方法の実施の形態の
製造工程を模式的に説明する断面図である。
製造工程を模式的に説明する断面図である。
【図７】従来の半導体装置の製造方法の実施の形態の製
造工程を模式的に説明する断面図である。
造工程を模式的に説明する断面図である。
【図８】従来の半導体装置の製造方法の実施の形態の製
造工程を模式的に説明する断面図である。
造工程を模式的に説明する断面図である。
【図９】従来の半導体装置の製造方法の実施の形態の製
造工程を模式的に説明する断面図である。
造工程を模式的に説明する断面図である。
【図１０】従来の半導体装置の製造方法の実施の形態の
製造工程を模式的に説明する断面図である。
製造工程を模式的に説明する断面図である。
【図１１】本発明と従来の半導体装置の製造方法により
製造された素子の電気的絶縁耐圧特性を説明する図面で
ある。
製造された素子の電気的絶縁耐圧特性を説明する図面で
ある。
１
支持基板 ２
埋め込み酸化膜 ３
シリコン膜 ４、５
酸化膜 ８
ゲート酸化膜 ９
ポリシリコン層 １３
サイドウオール １６
ＮＳＧ膜 １７
ＢＰＳＧ膜 １８、２７
レジスト ２０
コンタクトホール ２１
バリアメタル層 ２２
Ｗ層 ２３、２５、３２、３４、３６、３７、３８、３９
ＴｉＮ層 ２４、３３
ＡｌＣｕ層 ２６
ＳｉＯ2膜 ２９
ヴィアホール ３５
ＳｉＮ膜
支持基板 ２
埋め込み酸化膜 ３
シリコン膜 ４、５
酸化膜 ８
ゲート酸化膜 ９
ポリシリコン層 １３
サイドウオール １６
ＮＳＧ膜 １７
ＢＰＳＧ膜 １８、２７
レジスト ２０
コンタクトホール ２１
バリアメタル層 ２２
Ｗ層 ２３、２５、３２、３４、３６、３７、３８、３９
ＴｉＮ層 ２４、３３
ＡｌＣｕ層 ２６
ＳｉＯ2膜 ２９
ヴィアホール ３５
ＳｉＮ膜
Claims (4)
- 【請求項１】 ＳＯＩ基板を用いる半導体装置の製造方
法において、 半導体素子或いはそれを接続する配線上に絶縁膜を形成
し、次いでその絶縁膜上に第１の導電性膜を形成する工
程と、 エッチングにより前記第１の導電性膜及び前記絶縁膜に
前記半導体素子の導電性領域あるいは前記配線に到達し
ない程度に開口し、その後前記開口の側壁に第２の導電
性膜を形成し、その第２の導電性膜を前記第１の導電性
膜と電気的に導通させた状態で前記半導体素子の導電性
領域或いは前記配線の上の前記絶縁膜をドライエッチン
グにより開口することによりホールを形成する工程を有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ホールの形成は、前記第１の導電性
膜上に形成されたフォトレジストをマスクに前記第１の
導電性層をエッチングした後このフォトレジストを除去
し、続いて該第１の導電性膜をマスクに前記絶縁膜をド
ライエッチングすることにより行うことを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 空間的に絶縁分離された半導体もしくは
導電性の領域への電気的接続を形成するためのコンタク
トホールを絶縁層にエッチングにより開口する工程を有
する半導体装置の製造方法において、 前記工程はエッチングを前記領域に達する前に止め、そ
の後エッチングにより形成した開口の側壁部を含め前記
絶縁層の露出する面に導電性層を形成した状態で前記領
域に達するまでプラズマエッチングを行ないコンタクト
ホールを形成することを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記工程によりコンタクトホールを形成
した後、ウエットエッチングにより前記導電性層を除去
する工程を有することを特徴とする請求項３に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP820098A JPH11204507A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP820098A JPH11204507A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204507A true JPH11204507A (ja) | 1999-07-30 |
Family
ID=11686634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP820098A Pending JPH11204507A (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204507A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151696A (ja) * | 2000-11-14 | 2002-05-24 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| US7173339B1 (en) | 1998-06-22 | 2007-02-06 | Micron Technology, Inc. | Semiconductor device having a substrate an undoped silicon oxide structure and an overlaying doped silicon oxide structure with a sidewall terminating at the undoped silicon oxide structure |
| US7319075B2 (en) | 1998-06-22 | 2008-01-15 | Micron Technology, Inc. | Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby |
| JP2013105898A (ja) * | 2011-11-14 | 2013-05-30 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
| JP2018139330A (ja) * | 2013-03-22 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN113284910A (zh) * | 2021-04-29 | 2021-08-20 | 合肥鑫晟光电科技有限公司 | 显示背板、制作方法以及显示装置 |
-
1998
- 1998-01-20 JP JP820098A patent/JPH11204507A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173339B1 (en) | 1998-06-22 | 2007-02-06 | Micron Technology, Inc. | Semiconductor device having a substrate an undoped silicon oxide structure and an overlaying doped silicon oxide structure with a sidewall terminating at the undoped silicon oxide structure |
| US7319075B2 (en) | 1998-06-22 | 2008-01-15 | Micron Technology, Inc. | Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby |
| JP2002151696A (ja) * | 2000-11-14 | 2002-05-24 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2013105898A (ja) * | 2011-11-14 | 2013-05-30 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
| US9299770B2 (en) | 2011-11-14 | 2016-03-29 | Sumitomo Electric Device Innovations, Inc. | Method for manufacturing semiconductor device |
| JP2018139330A (ja) * | 2013-03-22 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN113284910A (zh) * | 2021-04-29 | 2021-08-20 | 合肥鑫晟光电科技有限公司 | 显示背板、制作方法以及显示装置 |
| CN113284910B (zh) * | 2021-04-29 | 2023-09-19 | 合肥鑫晟光电科技有限公司 | 显示背板、制作方法以及显示装置 |
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