JP4296769B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、多層配線及びキャパシタを有する半導体装置に関するものである。
【0002】
【従来の技術】
従来、半導体技術におけるキャパシタ(容量素子)は、PolySi膜/熱酸化膜/PolySi膜構造のものが主流である(例えば、特許文献1、2参照)。しかしながら、この構造では、製造等の際にPolySi膜が帯電することにより、電圧−容量特性が変動してしまう問題がある。
【0003】
この対策として、キャパシタをメタル膜/プラズマ酸化膜/メタル膜構造とすることが考えられる。PolySi膜の代わりにメタル膜を用いることで、製造の際等の帯電を防ぎ、電圧−容量特性の変動を抑制できる。
【0004】
このキャパシタの構造としては配線構造を利用することができる。そして、このキャパシタの製造方法としては、工程数の増加抑制の観点から、配線と配線との間の層間膜と誘電体膜とを共用させて形成する方法が考えられる。例えば、配線工程において、メタル膜を半導体基板の上に成膜した後、メタル膜の上に層間絶縁膜用のプラズマ酸化膜を成膜し、CMP(Chemical Mechanical Polishing)法にて平坦化し、さらにこの上にメタル膜を成膜することで、キャパシタを形成する。
【0005】
【特許文献1】
特開平5−211284号公報
【0006】
【特許文献2】
特開平10−150148号公報
【0007】
【発明が解決しようとする課題】
しかし、プラズマ酸化膜をCMP法にて平坦化したとき、平坦化後の膜厚の目標値との誤差は20〜30%であり、膜厚制御性が低いため、容量がばらつくという問題がある。
【0008】
また、プラズマ酸化膜を層間膜としても機能させるため、酸化膜の膜厚が厚くなり、キャパシタの容量が小さくなってしまう。このため、大容量を稼ぐためにはキャパシタの面積を大きくしなければならないという問題がある。
【0009】
本発明は上記点に鑑みて、容量ばらつきを低減させることができ、かつ、小さな面積で大容量とすることができるメタル膜/誘電体膜/メタル膜構造のキャパシタを有する半導体装置及びその製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するため、本発明では、多層配線の形成工程にて、半導体基板の上にAl合金膜(16c)を成膜した後、N 2 ガス雰囲気下で、Tiをターゲットに用い、半導体基板の温度を180℃以上とする反応性スパッタリングを行うことで、Al合金膜の上にAlN膜(16e)を成膜すると共に、AlN膜の上にTiN膜(16d)を成膜することで、Al合金膜、AlN膜、および反射防止膜を有して構成されたキャパシタを形成することを特徴としている。
【0012】
本発明では、Al合金膜を下部電極とし、反射防止膜を上部電極とし、AlN膜を誘電体膜として用いるキャパシタを形成している。そして、キャパシタを構成する誘電体膜としてのAlN膜をスパッタリングにより形成することから、従来技術の欄に記載したように、誘電体膜としてのプラズマ酸化膜をCMP法により平坦化して形成する場合と比較して、誘電体膜の膜厚ばらつきを低減させることができる。この結果、従来技術の欄に記載したキャパシタよりもキャパシタの容量ばらつきを低減させることができる。
【0013】
また、キャパシタの容量は一般に次の式により表される。
【0014】
C=εε0A/d(ε0:真空の誘電率、ε:誘電体の比誘電率、d:誘電体の膜厚、A:キャパシタの面積)
酸化膜の比誘電率は3〜4であるのに対し、AlN膜の比誘電率は8.8と酸化膜の約2倍である。したがって、本発明によれば、上記した式からわかるように、従来技術の欄に記載したメタル膜/プラズマ酸化膜/メタル膜構造のキャパシタの面積及び誘電体の膜厚が同一のとき、このキャパシタと比較して、容量を増大させることができる。すなわち、メタル膜/プラズマ酸化膜/メタル膜構造のキャパシタよりも小さな面積でキャパシタの容量を大容量とすることができる。
【0016】
また、本発明では、AlN膜とTiN膜とを同一の工程にて形成するので、AlN膜とTiN膜とを別々の工程にて形成する場合と比較して、工程数を削減することができる。
【0018】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0019】
【発明の実施の形態】
(第1実施形態)
本発明の第1実施形態を適用した半導体装置として、サリサイド構造を有するCMOSトランジスタを図1に示す。
【0020】
CMOSトランジスタは、p型のシリコン基板1内のn-型ウェル領域2に形成されたPMOSトランジスタと、p-型ウェル領域3に形成されたNMOSトランジスタとから構成されている。PMOSトランジスタとNMOSトランジスタはシリコン基板1の上部に形成されたSTI膜4によって素子分離されている。なお、PMOSトランジスタとNMOSトランジスタの構造については、導電型が異なるのみであり、その他の構造については同様であるため、PMOSトランジスタの構造についてのみ説明する。
【0021】
n-型ウェル領域2上には、ゲート酸化膜5を介してゲート電極6が形成されている。このゲート電極6の側面には、側壁酸化膜7が備えられている。また、ゲート電極6の両側にはp+型拡散層からなるソース8・ドレイン9が形成されており、これらソース8・ドレイン9間をチャネル領域としている。
【0022】
なお、ソース8・ドレイン9のチャネル領域側に形成されたp型層10は電界緩和層である。
【0023】
さらに、ゲート電極6、ソース8・ドレイン9の上部には、コンタクト用のシリサイド膜6a、8a、9aが形成されている。これにより、サリサイド構造を有するPMOSトランジスタが構成されている。
【0024】
これらPMOSトランジスタ及びNMOSトランジスタを含むシリコン基板1上には、多層配線が形成されている。
【0025】
多層配線は、半導体基板1の上に第1層間絶縁膜11、第1Al合金配線13、第2層間絶縁膜14、第2Al合金配線16、第3層間絶縁膜17、第3Al合金配線19、P−TEOS膜20aとP−SiN膜20bからなる保護膜20が順に積層された構造となっている。そして、半導体基板1と第1Al合金配線13はコンタクトプラグ12を介して電気的に接続され、第1Al合金配線13と第2Al合金配線16、第2Al合金配線16と第3Al合金配線19は、それぞれ第1ビアプラグ15、第2ビアプラグ18によって電気的に接続されている。
【0026】
第1〜第3層間絶縁膜11、14、17は、BPSG、TEOS膜等から構成されている。コンタクトプラグ12は、第1層間絶縁膜11中のコンタクトホールに形成された接着層Ti12a、バリアメタルTiN12bを介して、タングステン12cが埋められた構成となっている。なお、第1、第2ビアプラグ15、18も同様にTi、TiNを介してタングステンが埋められた構成となっている。
【0027】
第1Al合金配線13は、例えば、膜厚合計が120nm程度のTi膜13a及びTiN膜13b、450nm程度の膜厚のAl−Cu膜13c、30nm程度の膜厚のTiN膜からなる反射防止膜13dが順に積層された構成となっている。Al−Cu膜13cはCuが0.5wt%含有されたAl合金で構成されている。なお、第3Al合金配線19はAl−Cu膜の膜厚が600nm程度である点を除き、第1Al合金配線13と同様に、Ti膜19a、TiN膜19b、Al−Cu膜19c、反射防止膜19dにて構成されている。
【0028】
第2Al合金配線16は、例えば、膜厚合計が120nm程度のTi膜16a及びTiN膜16b、600nm程度の膜厚のAl−Cu膜16c、2〜120nm程度の膜厚のAlN膜16e、50〜80nm程度の膜厚のTiN膜からなる反射防止膜16dが順に積層された構成となっている。つまり、第1Al合金配線13に対して、Al−Cu膜と反射防止膜との間にAlN膜が挿入された構成となっている。
【0029】
なお、本実施形態では、Al−Cu膜が特許請求の範囲に記載のAl合金膜に相当する。Al合金膜としては、Al−Si−Cu膜等の他の膜を用いることもできる。また、本実施形態では、反射防止膜としてTiN膜を用いているが、Ti/TiN膜を用いることもできる。、
そして、第2ビアプラグ18は反射防止膜16d及びAlN膜16eを貫通し、Al−Cu膜16cに到達している。このようにして、第2Al合金配線16と第3Al合金配線19とが電気的に接続されている。
【0030】
本実施形態では、このような構造の多層配線中にキャパシタとして機能するキャパシタ領域21を有している。図2に図1中のキャパシタ領域21の拡大図を示す。
【0031】
この領域21においても、層間絶縁膜11、14、17を介して第1Al合金配線13、第2Al合金配線16、第3Al合金配線19とが積層された構造となっており、第1Al合金配線13と半導体基板1とはコンタクトプラグ12にて電気的に接続され、第1Al合金配線13と第2Al合金配線16、第2Al合金配線16と第3Al合金配線19とはそれぞれ第1、第2ビアプラグ15、18により電気的に接続されている。
【0032】
このキャパシタ領域21においても、第2Al合金配線16は、膜厚合計が120nm程度のTi膜16a及びTiN膜16bと、膜厚が600nm程度のAl−Cu膜16cと、膜厚が2〜120nmのAlN膜16eと、膜厚が50〜80nmのTiNからなる反射防止膜16dとが積層された構造となっている。
【0033】
そして、第2Al合金配線16と第3Al合金配線19とを電気的に接続する第2ビアプラグ18aは、第2Al合金配線16の反射防止膜16dと電気的に接続するように配置されている。第1Al合金配線13はソース9と電気的に接続され、接地電位となり、また、第3Al合金配線19は電源電位となっている。
【0034】
このようにして、本実施形態における半導体装置は、第2Al合金配線16において、Al−Cu膜16c/AlN膜16e/反射防止膜16dにて構成されたキャパシタを有している。なお、第1、第3Al合金配線13、19、コンタクトプラグ12、第1ビアプラグ15、第1〜第3層間絶縁膜11,14、17は他の領域と同じ構成であるので説明を省略する。
【0035】
本実施形態では、このようにCMOSトランジスタが構成されている。
【0036】
次に、上記した構造のCMOSトランジスタの製造工程を図3〜図5に示す。以下、図3〜図5に基づいてCMOSトランジスタの製造方法について説明する。
【0037】
〔図3(a)に示す工程〕
p型のシリコン基板1を用意する。次に、シリコン基板1上に熱酸化膜(SiO2)40を形成し、さらに熱酸化膜40上にシリコン窒化膜(SiN)41を形成する。そして、フォトリソグラフィ工程を経て、素子分離用のSTI膜4(図1参照)の形成予定領域上におけるシリコン窒化膜41とその下の熱酸化膜40を開口させる。その後、開口部からシリコン基板1を所定深さエッチング除去して、素子分離用としてのトレンチ42を形成する。
【0038】
〔図3(b)に示す工程〕
トレンチ42の内壁に熱酸化膜43を形成して、トレンチ42内を丸める。その後、シリコン基板1の全面にTEOS膜を堆積させ、トレンチ42にTEOS膜を埋め込む。このとき、TEOS膜として、HTO−TEOS、LP−TEOS、O3−TEOS等を用いる。そして、CMP(Chemical Mechanical Polishing)法にて、シリコン窒化膜41をストッパーとしてTEOS膜を全面研削して、平坦化する。これにより、トレンチ42内にTEOS膜を残し、STI膜4を形成する。
【0039】
〔図3(c)に示す工程〕
シリコン窒化膜41を除去し、フォトレジスト工程を経てPMOSトランジスタ形成予定領域にn-型ウェル領域2を形成した後、再度フォトリソグラフィ工程を経てNMOSトランジスタ形成予定領域にp-型ウェル領域3を形成する。
【0040】
ウェットエッチングによって熱酸化膜40を除去する。そして、ドライブインと同時に犠牲酸化を行う等して、n-型ウェル領域2やp-型ウェル領域3の表面状態を良好にした後、熱酸化によってゲート酸化膜を5を形成する。そして、ゲート酸化膜5上に厚さ0.35μm程度のポリシリコン膜を成膜した後、フォトリソグラフィ工程を経て、ゲート電極6をパターニングする。
【0041】
次に、CVD(Chemical Vapor Deposition)法によりウェハ表面全面にTEOS膜等の絶縁膜を堆積した後、RIE法による異方性エッチングにて絶縁膜をエッチバックし、ゲート電極6の側面に側壁膜7を形成する。
【0042】
〔図4(a)に示す工程〕
熱酸化等によってイオン注入工程用のスルー膜を形成した後、NMOSトランジスタ形成予定領域及びPMOSトランジスタ形成予定領域を順にフォトレジストで覆い、PMOSトランジスタ形成予定領域にはp型不純物(例えばボロン)を斜めイオン注入し、NMOSトランジスタ形成予定領域にはn型不純物(例えばリン)を斜めイオン注入する。これにより、ゲート電極6の両側に電界緩和層10を形成する。
【0043】
さらに、NMOSトランジスタ形成予定領域及びPMOSトランジスタ形成予定領域を順にフォトレジストで覆い、PMOSトランジスタ形成予定領域にはp型不純物(例えばボロン)を基板法線方向から高濃度にイオン注入し、NMOSトランジスタ形成予定領域にはn型不純物(例えばAs)を基板法線方向から高濃度にイオン注入する。これにより、ゲート電極6の両側にソース8・ドレイン9を形成する。このようにして、LDD(Lightly Doped Drain)構造が完成する。
【0044】
そして、スルー膜を除去した後、チタンシリサイド化工程を行う。まず、チタン(Ti)膜と窒化チタン(TiN)膜を順にウェハ全面に成膜し、さらにAr雰囲気下で短時間熱処理(RTA)を行い、シリサイド化反応を起こさせて、ゲート電極6及びソース8・ドレイン9の露出表面にそれぞれチタンシリサイド膜(TiSi2膜)6a、8a、9aを形成する。
【0045】
そして、アンモニア・過酸化水素水の混合液で選択エッチングを行い、チタン膜及び窒化チタン膜のうちシリサイド化反応を起こさなかった部分を除去する。これにより、チタンシリサイド膜6a、8a、9aのみが残る。これにより、サリサイド構造が完成する。その後、850℃程度で2度目の短時間熱処理を行い、チタンシリサイド膜6a、8a、9aを低抵抗化させる。
【0046】
〔図4(b)に示す工程〕
この工程以降が配線工程である。ウェハ表面全面にBPSG、TEOS膜等からなる絶縁膜11を全面に堆積した後、CMP法により絶縁膜11を平坦化する。
【0047】
〔図4(c)に示す工程〕
フォトリソグラフィ工程を経て、絶縁膜11にコンタクトホールを形成する。そして、このコンタクトホール内に接着層及びバリアメタルとして、Ti膜12a及びTiN膜12bを順に積層し、さらにそのTi膜12a及びTiN膜12bの上にタングステン(W)12cを積層する。これにより、ソース8・ドレイン9等との電気的接続を行うコンタクトプラグ12を形成する。
【0048】
〔図5(a)に示す工程〕
この工程は、第1Al合金配線13を形成するための工程である。基板1の表面全面にメタル膜を成膜する。具体的には、膜厚合計が120nm程度のTi膜13a及びTiN膜13bと、450nm程度の膜厚のAl−Cu膜13cとを順に基板上に積層形成する。なお、Al−Cu膜13cの形成は、リフロースパッタリングや、基板温度が100〜300℃程度の通常スパッタリングや、基板温度が350〜450℃程度の高温スパッタリング等で行う。
【0049】
続いて、例えば、Tiターゲットを用い、N2雰囲気下で、基板温度を180℃よりも低い温度とした反応性スパッタリングにより、Al−Cu膜13cの上に反射防止膜13dとして、30nm程度の膜厚のTiN膜を成膜する。
【0050】
〔図5(b)に示す工程〕
次に、フォトリソグラフィ工程を施し、第1Al合金配線13をパターニングする。
【0051】
具体的には、メタル膜上にフォトレジストを堆積し、このフォトレジストのうち第1Al合金配線13として残す部分以外を開口させる。この後、フォトレジストをマスクとしてエッチングを行い、フォトレジスト開口部におけるメタル膜を除去する。これにより、キャパシタ領域21とそれ以外の他の領域にて第1Al合金配線13を形成する。
【0052】
なお、パターニング後の第1Al合金配線13の配置において、隣同士の間隔が広い場合、間隔が広い領域にメタル膜31を残しておく。この残されたメタル膜31は配線としては機能しないものであり、以下では、CMPダミー配線31と呼ぶ。これにより、次の工程にて行う層間絶縁膜の平坦化において、層間絶縁膜を良好に平坦化させることができる。
【0053】
〔図5(c)に示す工程〕
第1Al合金配線13の上に第2層間絶縁膜14を形成し、CMP法により第2層間絶縁膜14を平坦化させる。その後、コンタクトプラグ12の形成と同様に、第2層間絶縁膜14にビアホールを形成し、ビアホール内にTi膜15a及びTiN膜15bを順に積層し、さらにその上にタングステン(W)15cを積層することで、第1ビアプラグ15を形成する。
【0054】
続いて、第1ビアプラグ15及び第2層間絶縁膜14の上に第2Al合金配線16としてのメタル膜を成膜する。第1Al合金配線13の形成と同様の方法にて、Ti膜16a及びTiN膜16bと、Al−Cu膜16cとを順に成膜する。Al−Cu膜16cの膜厚は第1Al合金配線13と異なり600nm程度とする。
【0055】
その後、Tiをターゲットに用いたN2+Ar雰囲気下での反応性スパッタリングを行うことで、Al−Cu膜16cの上にAlN膜16eを形成すると共に、AlN膜16eの上にTiN膜16dを形成する。このとき、DCパワーを3〜4kw、雰囲気中のN2ガスの割合を50%(N2/(Ar+N2)×100)、基板の温度を230℃としてスパッタリングを行う。具体的には、以下の原理を利用する。
【0056】
図7にスパッタリングにてAlN膜及びTiN膜を形成するときの様子を示す。Tiをターゲットに用いたN2+Ar雰囲気下での反応性スパッタリングにてTiN膜を形成するとき、雰囲気中にN2ガスが含まれているため、プラズマ中に窒素ラジカル(活性窒素)が発生する。このため、Al−Cu膜16cの上にTiN膜16dを成膜する前に、窒素ラジカルがAl−Cu膜16c中のAlと反応(以下では、ラジカル窒化反応と呼ぶ)することで、Al−Cu膜16cの上にAlN膜16eが形成される。
【0057】
ここで、スパッタリングの際の基板の温度について説明する。図8にラジカル窒化反応にて、AlN膜、TiN膜を成膜したときの成膜温度(半導体基板温度)とAlN膜の形成量との関係を示す。また、図9にラジカル窒化反応にて、AlN膜、TiN膜を成膜したときの成膜温度(半導体基板温度)とAlN膜の組成比との関係を示す。
【0058】
図8に示すように、成膜温度をおよそ80℃よりも高くすることで、AlN膜をAl−Cu膜上に形成することができる。また、図9からわかるように、150〜225℃の範囲ではTiN膜の成膜温度(基板温度)が高くなるにつれ、AlN組成比(Nを1としたときのAlの比)が小さくなっている。これは、成膜温度が高くなるほど、Al中に存在するN成分が多く、つまり、Al−Cu膜上にAlN膜が良好に形成されていることを示している。
【0059】
本発明者らの実験結果より、組成比が1.5以下(成膜温度が180℃以上)のときであれば、AlN膜を良好に形成できることがわかっている。そこで、AlN膜を成膜するときでは、本実施形態のように、180℃以上の温度にてスパッタリングを行うことが好ましい。
【0060】
図10(a)に成膜温度を230℃としてAlN膜16e及びTiN膜16dを成膜したときのTiN膜16dとAl−Cu膜16cとの界面付近をTEM(Transmission Electron Microscope)にて観察したときの断面図を示し、図10(b)にAlN膜16eのEDS(Energy Dispersive X-ray Spectroscopy)による組成分析結果を示す。図10(b)に示すように、成膜温度が230℃のときでは、AlN組成比は1.15(Al:N=1.15:1)であり、このときの膜厚は4.5nmであった。このように本実施形態によれば、AlN膜16eを良好に形成することができる。
【0061】
上記した実験結果より、スパッタリングの際の成膜温度は180〜450℃の範囲内にて行うことが好ましく、AlN膜の膜厚は、安定性と電気的特性の観点から3〜120nmとすることが好ましい。
【0062】
なお、通常、Tiをターゲットに用いたN2+Ar雰囲気下での反応性スパッタリングにてTiN膜を形成する場合では、絶縁体であるAlN膜が形成されないように、180℃以下等の低温にてスパッタリングが行われる。このため、従来の多層配線にて仮にAlNが存在していても、AlN組成比は1.5以下となっている。
【0063】
このようにして、Al−Cu膜16cの上にAlN膜16e及びTiN膜16dを成膜する。本実施形態によれば、Al−Cu膜16c、AlN膜16e及びTiN膜16dを形成するとき、スパッタリング装置内において、半導体基板1をそれぞれの種類のターゲットとされたチャンバ間を移動させることで、これらの膜を連続的に形成することができる。さらに、AlN膜16e及びTiN膜16dを同一のチャンバ内にて連続して成膜することができる。
【0064】
続いて、フォトリソグラフィ工程により、メタル膜をパターニングすることで、キャパシタ領域21とそれ以外の他の領域に第2Al合金配線16を形成する。
【0065】
〔図6に示す工程〕
第2Al合金配線16及び第2層間絶縁膜14の上に第3層間絶縁膜17を形成し、CMP法により平坦化する。その後、フォトリソグラフィ工程により、ビアホールを形成する。このとき、キャパシタ領域21におけるビアホールのホール径は小さく、キャパシタ領域21以外のビアホールのホール径は大きくなるようにする。
【0066】
これにより、それぞれのビアホールを形成するとき、キャパシタ領域21においては、第2Al合金配線16のAlN膜16eを削らないようにし、キャパシタ領域以外のでは、AlN膜16eを突き抜けた構造のビアホールを形成する。
【0067】
その後、第1ビアプラグ15の形成と同様に、ビアホール内にTi膜及びTiN膜を順に積層し、さらにその上にタングステン(W)を積層することで、キャパシタ領域21に第2ビアプラグ18aを形成し、キャパシタ領域21以外の領域にも第2第2ビアプラグ18を形成する。
【0068】
これにより、第2Al合金配線16が形成されている層において、キャパシタ領域21では、Al−Cu膜16c/AlN膜16e/TiN膜16dにて構成されるキャパシタを形成する。一方、キャパシタ領域21以外の領域では、第2ビアプラグ18がAlN膜16eを貫通してAl−Cu膜16cと電気的に接続しているので、第2Al合金配線16を素子と外部電極等を電気的に接続させるための配線として機能させることができる。
【0069】
本実施形態では、このように、第2ビアプラグ18をAl−Cu膜16cと電気的に接続させるように形成することで、キャパシタを構成するために形成されたAl−Cu膜16c、AlN膜16e、TiN膜16dを配線としても利用することができる。
【0070】
なお、本実施形態の他に、キャパシタをなすAl合金配線層と配線をなすAl合金配線層とを別々に形成することもできる。しかし、この場合では、従来の多層配線構造に対して、Al合金配線層を一層余分に形成しなければならない。これに対して、本実施形態によれば、同一の層上に配線とキャパシタとを形成することができることから、従来の多層配線に対して、キャパシタとして機能させるためのAl合金配線層を一層余分に形成しなくても良い。
【0071】
第2ビアプラグ18を形成した後、第2ビアプラグ18及び第3層間絶縁膜17の上に、第1Al合金配線13と同様に、第3Al合金配線19を形成し、さらに、ウェハ表面全面にP−TEOS膜20aとP−SiN膜20bからなる保護膜20を成膜することによって、図1に示す半導体装置が完成する。
【0072】
本実施形態では上述したように、Al−Cu膜16cを成膜した後、Tiをターゲットに用いたN2ガス雰囲気下での反応性スパッタリングを行うことで、Al−Cu膜16cの上にAlN膜16eを成膜すると共に、AlN膜16eの上にTiN膜16dを成膜している。これにより、半導体基板1の上に、Al−Cu膜16cを下部電極とし、TiN膜16dを上部電極とし、AlN膜16eを誘電体膜としたキャパシタを形成している。
【0073】
そして、AlN膜16eをスパッタリングにより形成することから、従来技術の欄に記載したように、プラズマ酸化膜をCMP法により平坦化して誘電体膜を形成する場合と比較して、誘電体膜の膜厚ばらつきを低減させることができる。
【0074】
また、本実施形態では、通常、TiN膜を成膜する際に行われるTiをターゲットに用いたN2ガス雰囲気下での反応性スパッタリングにおいて、成膜温度等の条件を適切に設定するだけで、AlN膜16e及びTiN膜16dを成膜することができる。このため、製造工程の複雑化及び増加を抑えて、誘電体膜としてのAlN膜16eを形成することができる。
【0075】
また、酸化膜の比誘電率は3〜4であるのに対し、AlN膜の比誘電率はおよそ8.8であり、酸化膜の約2倍である。キャパシタの容量は一般に次の式により表されるように、比誘電率に比例し、誘電体の膜厚に反比例する。
【0076】
C=εε0A/d(ε0:真空の誘電率、ε:誘電体の比誘電率、d:誘電体の膜厚、A:キャパシタの面積)
したがって、本実施形態によれば、従来技術の欄に記載したキャパシタと面積が同一の場合、従来技術の欄に記載したキャパシタよりも容量を増大させることができる。このため、従来技術の欄に記載したキャパシタよりも小さな面積でキャパシタの容量を大容量とすることができる。
【0077】
なお、本実施形態では、第2Al合金配線16にキャパシタを形成する場合を例として説明したが、他のAl合金配線に対してキャパシタを形成することもできる。例えば、第1Al合金配線13をAl−Cu膜/AlN膜/TiN膜を有する構成とすることで、第1Al合金配線13にキャパシタを形成することもできる。
【0078】
(第2実施形態)
図11に第2実施形態における半導体装置の断面図を示す。一般的に、多層配線構造において、層間絶縁膜をCMP法にて平坦化するとき、良好に平坦化するためにCMPダミー配線31が形成される(図5(b)、(c)参照)。このCMPダミー配線31は、配線として機能しないものであり、このCMPダミー配線31を利用してキャパシタを形成することもできる。なお、本実施形態は、図1中のCMPダミー配線31をキャパシタとして利用するものであり、他の領域の構造は第1実施形態と同じであるので、説明を省略する。
【0079】
具体的には、図11に示すように、CMPダミー配線31をTi膜31a/TiN膜31b、Al−Cu膜31c、AlN膜31e及びTiN膜31dにて構成する。そして、図中の右側半分の領域では、第1ビアプラグ32をTiN膜と電気的に接続し、図示しないが、この第1ビアプラグ32を電源電位とされるAl合金配線と接続する。また、図中の左側の領域では、第2ビアプラグ33をAl−Cu膜31cと電気的に接続し、図示しないが、この第2ビアプラグ33を接地電位とされるAl合金配線と接続する。
【0080】
CMPダミー配線をこのような構造とすることで、Al−Cu膜31c/AlN膜31e/TiN膜31dにて構成されたキャパシタを形成することもできる。
【0081】
次にこのような構造のキャパシタの製造方法を説明する。第1実施形態と同様に、Ti膜31a/TiN膜31b、Al−Cu膜31c、AlN膜31e及びTiN膜31dからなるメタル膜を形成した後、フォトリソグラフィ工程を行う。これにより、CMPダミー配線31における第2ビアプラグ33の形成予定領域と、素子と外部電極等を接続するための配線として機能するAl合金配線の形成予定領域とにおいて、AlN膜31d及びTiN膜31eを除去し、Al−Cu膜31cを露出させる。
【0082】
そして、フォトリソグラフィ工程を行い、メタル膜をパターニングする。これにより、同一のメタル配線層にて、CMPダミー配線31と、配線として機能するAl合金配線とを形成する。
【0083】
その後、これらの膜の上に層間絶縁膜34を形成し、ビアホールを形成する。このとき、キャパシタとなるCMPダミー配線31では、第1ビアプラグ32がTiN膜31dと電気的に接続するように、第2ビアプラグ33がAl−Cu膜31cと電気的に接続するように、一方、配線として機能するAl合金配線ではビアプラグがAl−Cu膜と電気的に接続するように、それぞれのビアホールを形成する。このビアホールにTi膜32a、33a/TiN膜32b、33b、タングステン32c、33cを埋め込むことで、第1、第2ビアプラグ32、33及びAl合金配線に接続されたビアプラグを形成する。
【0084】
なお、ビアプラグをAl−Cu膜と電気的に接続するように形成する方法としては、第1実施形態にて説明したように、ビアプラグの径が第1ビアプラグ32よりも大きくなるようにビアホールを形成することで、TiN膜とAlN膜とを貫通させ、Al−Cu膜と電気的に接続するようにビアプラグを形成する方法を用いることもできる。
【0085】
このようにして、キャパシタとAl合金配線とを同一のメタル層にて形成することができる。
【0086】
(他の実施形態)
第1実施形態において、Ti膜16a/TiN膜16b、Al−Cu膜16c、AlN膜16e及びTiN膜16dからなるメタル膜を配線として利用するために、ビアプラグの径がキャパシタ領域におけるビアプラグ18aよりも大きくなるようにビアホールを形成することで、TiN膜16dとAlN膜16eとを貫通し、Al−Cu膜16cと電気的に接続するビアプラグ18を形成していた。
【0087】
しかしながら、ビアプラグをAl−Cu膜と電気的に接続するように形成する方法としては、この方法に限らず、第2実施形態にて説明したように、フォトリソグラフィ工程にて、AlN膜及びTiN膜を除去しAl−Cu膜を露出させることで、Al−Cu膜とビアプラグとを電気的に接続することもできる。なお、この方法では、反射防止膜としてのTiN膜を除去してしまうので、反射防止膜を除去しない第1実施形態にて説明した方法の方が好ましい。
【0088】
また、上記した各実施形態では、通常、配線が形成されている領域にキャパシタを形成する場合を例として説明したが、Al合金膜と反射防止膜とが形成される領域であれば、他の領域にキャパシタを形成することもできる。例えば、配線と同じ材質により、一体的にコンタクトやビアを形成する場合では、このコンタクト又はビアの位置に、Al−Cu膜/AlN膜/反射防止膜を有して構成されるキャパシタを形成することもできる。
【0089】
また、上記した各実施形態では、Tiをターゲットに用いたN2ガス雰囲気下での反応性スパッタリングによりAlN膜を形成する場合を例として説明したが、この方法に限らず、以下に説明するように、他のスパッタリングによりAlN膜を形成することができる。
【0090】
例えば、Al−Cu膜を成膜した後、Alをターゲットに用いたN2ガス雰囲気下での反応性スパッタリングを行うこともできる。このとき、Al−Cu膜の成膜では、Alをターゲットに用い、DCパワーを6〜7kwとしてスパッタリングを行い、AlN膜の成膜では、さらに雰囲気中にN2ガスを導入し、N2ガスの雰囲気中の割合を50%(N2/(Ar+N2)×100)としてスパッタリングを行う。これにより、Al−Cu膜の上にAlN膜を形成することができる。その後、AlN膜の上にTiN膜を成膜する。
【0091】
また、Al−Cu膜を成膜した後、AlNをターゲットに用いたスパッタリングを行うこともできる。AlN膜の成膜では、AlNをターゲットに用いて、DCパワーを6〜7kwとしてスパッタリングを行う。これによっても、Al−Cu膜の上にAlN膜を形成することができる。その後、その後、AlN膜の上にTiN膜を成膜する。
【図面の簡単な説明】
【図1】本発明の第1実施形態における半導体装置の断面図である。
【図2】図1中のキャパシタが形成されている領域の拡大図である。
【図3】第1実施形態における半導体装置の製造工程を説明するための図であり、図1に示す断面図に対応している。
【図4】図3に続く製造工程を説明するための図である。
【図5】図4に続く製造工程を説明するための図である。
【図6】図5に続く製造工程を説明するための図である。
【図7】第1実施形態におけるAlN膜をスパッタリングにより形成するときの様子を示す図である。
【図8】スパッタリングにてAlN膜及びTiN膜を形成したときのAlN膜及びTiN膜の成膜温度とAlN膜の形成量との関係を示す図である。
【図9】スパッタリングにてAlN膜及びTiN膜を形成したときのAlN膜及びTiN膜の成膜温度とAlN膜の組成比との関係を示す図である。
【図10】Tiをターゲットに用い、N2ガス雰囲気下にて、成膜温度を230℃とした反応性スパッタリングによりAlN膜を形成したときのTEMによる観察結果とAlN膜のEDSによる組成分析結果を示す図である。
【図11】第2実施形態におけるキャパシタの断面図である。
【符号の説明】
1…シリコン基板、2…n-型ウェル領域、3…p-型ウェル領域、
4…STI膜、5…ゲート酸化膜、6…ゲート電極、7…側壁酸化膜、
8…ソース、9…ドレイン、11…第1層間絶縁膜、
12…コンタクトプラグ、12a…Ti膜、12b…TiN膜、
13…第1Al合金配線、14…第2層間絶縁膜、15…第1ビアプラグ、
16…第2Al合金配線、16a…Ti膜、16b…TiN膜、
16c…Al−Cu膜、16d…TiN膜、16e…AlN膜、
17…第3層間絶縁膜、18…第2ビアプラグ、19…第3Al合金配線、
20a…P−TEOS膜、20b…P−SiN膜。
Claims (1)
- 半導体基板(1)の上にAl合金膜(16c)及びTiNを含む反射防止膜(16d)を備える多層配線の形成工程を有する半導体装置の製造方法において、
前記多層配線の形成工程にて、前記半導体基板の上に前記Al合金膜(16c)を成膜した後、N 2 ガス雰囲気下で、Tiをターゲットに用い、前記半導体基板の温度を180℃以上とする反応性スパッタリングを行うことで、前記Al合金膜の上に前記AlN膜(16e)を成膜すると共に、前記AlN膜の上に前記TiN膜(16d)を成膜して、前記Al合金膜、前記AlN膜、および前記反射防止膜を有して構成されたキャパシタを形成することを特徴とする半導体装置の製造方法。
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