JPH11345966A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11345966A JPH11345966A JP15161798A JP15161798A JPH11345966A JP H11345966 A JPH11345966 A JP H11345966A JP 15161798 A JP15161798 A JP 15161798A JP 15161798 A JP15161798 A JP 15161798A JP H11345966 A JPH11345966 A JP H11345966A
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- insulating film
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- source
- gate electrode
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Abstract
(57)【要約】
【課題】 素子分離層の端部におけるシリサイド膜を介
して発生するサリサイドリークを防止する。 【解決手段】 ＳＴＩ膜４の側面のうち、シリコン基板
１から露出した部分に側壁絶縁膜４ａを形成し、この側
壁絶縁膜４ａをマスクとしてソース８・ドレイン９の表
面をシリサイド化反応させ、シリサイド膜８ａ、９ａを
形成する。このようにすると、側壁絶縁膜４ａで覆われ
た部分はシリサイド化反応しないため、ソース８・ドレ
イン９の端部にはシリサイド膜が形成されないようにす
ることができる。これにより、シリサイド膜８ａ、９ａ
がソース８・ドレイン９の表面で終端するようにでき、
サリサイドリークが防止できる．
して発生するサリサイドリークを防止する。 【解決手段】 ＳＴＩ膜４の側面のうち、シリコン基板
１から露出した部分に側壁絶縁膜４ａを形成し、この側
壁絶縁膜４ａをマスクとしてソース８・ドレイン９の表
面をシリサイド化反応させ、シリサイド膜８ａ、９ａを
形成する。このようにすると、側壁絶縁膜４ａで覆われ
た部分はシリサイド化反応しないため、ソース８・ドレ
イン９の端部にはシリサイド膜が形成されないようにす
ることができる。これにより、シリサイド膜８ａ、９ａ
がソース８・ドレイン９の表面で終端するようにでき、
サリサイドリークが防止できる．
Description
【０００１】
【発明の属する技術分野】本発明は、高融点金属シリサ
イド膜をソース、ドレインの上面に形成するいわゆるサ
リサイド構造を有する半導体装置及びその製造方法に関
する。
イド膜をソース、ドレインの上面に形成するいわゆるサ
リサイド構造を有する半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】従来、ＭＩＳトランジスタにおいて、配
線の低抵抗化を図るべく、ゲート電極やソース、ドレイ
ンの上面に金属シリサイド膜を自己整合的に形成するサ
リサイド構造が知られている。このサリサイド構造を有
するＭＩＳトランジスタの断面構造を図７に示す。
線の低抵抗化を図るべく、ゲート電極やソース、ドレイ
ンの上面に金属シリサイド膜を自己整合的に形成するサ
リサイド構造が知られている。このサリサイド構造を有
するＭＩＳトランジスタの断面構造を図７に示す。
【０００３】図７に示されるように、ＭＩＳトランジス
タは素子分離膜１０１によって分離された素子形成領域
内に形成される。そして、ゲート電極１０２の上面やソ
ース１０３、ドレイン１０４を構成する拡散層上面を露
出させた状態で金属膜を被着し、熱処理することにより
Ｓｉと密着した領域の金属膜を選択的にシリサイド化す
ることによってサリサイド構造を形成している。
タは素子分離膜１０１によって分離された素子形成領域
内に形成される。そして、ゲート電極１０２の上面やソ
ース１０３、ドレイン１０４を構成する拡散層上面を露
出させた状態で金属膜を被着し、熱処理することにより
Ｓｉと密着した領域の金属膜を選択的にシリサイド化す
ることによってサリサイド構造を形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、ソース
１０３、ドレイン１０４の端部と、これらの上面に形成
されたシリサイド膜１０３ａ、１０４ａの端部とがほぼ
一致する配置となるため、各種製造プロセスを経ること
で生じる素子分離膜１０１の膜厚バラツキや、ソース１
０３、ドレイン１０４の拡散深さバラツキによってシリ
サイド膜１０３ａ、１０４ａを介して基板へのリーク
（以下、サリサイドリークという）が発生してしまうと
いう問題がある。
１０３、ドレイン１０４の端部と、これらの上面に形成
されたシリサイド膜１０３ａ、１０４ａの端部とがほぼ
一致する配置となるため、各種製造プロセスを経ること
で生じる素子分離膜１０１の膜厚バラツキや、ソース１
０３、ドレイン１０４の拡散深さバラツキによってシリ
サイド膜１０３ａ、１０４ａを介して基板へのリーク
（以下、サリサイドリークという）が発生してしまうと
いう問題がある。
【０００５】本発明は上記問題に鑑みて成され、金属シ
リサイド膜を介して発生するサリサイドリークを防止で
きる半導体装置及びその製造方法を提供することを目的
とする。
リサイド膜を介して発生するサリサイドリークを防止で
きる半導体装置及びその製造方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、素子分離膜（４）の側面には、ソース
（８）・ドレイン（９）の端部を覆う側壁絶縁膜（４
ａ）が備えられており、金属シリサイド膜（８ａ、９
ａ）がソース、ドレインの表面で終端していることを特
徴としている。
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、素子分離膜（４）の側面には、ソース
（８）・ドレイン（９）の端部を覆う側壁絶縁膜（４
ａ）が備えられており、金属シリサイド膜（８ａ、９
ａ）がソース、ドレインの表面で終端していることを特
徴としている。
【０００７】このように、素子分離膜の側面に、ソース
・ドレインの端部を覆う側壁絶縁膜を備えることによ
り、金属シリサイド膜（８ａ、９ａ）がソース・ドレイ
ンの表面で終端するようにできる。これにより、ソース
・ドレインの端部と金属シリサイド膜の端部とが一致し
ないようにでき、金属シリサイド膜を介して発生するサ
リサイドリークを防止することができる。
・ドレインの端部を覆う側壁絶縁膜を備えることによ
り、金属シリサイド膜（８ａ、９ａ）がソース・ドレイ
ンの表面で終端するようにできる。これにより、ソース
・ドレインの端部と金属シリサイド膜の端部とが一致し
ないようにでき、金属シリサイド膜を介して発生するサ
リサイドリークを防止することができる。
【０００８】なお、請求項２に示すように、側壁膜と側
壁絶縁膜は同一材料で形成することができ、同一工程に
て形成することができる。請求項３に記載の発明におい
ては、素子分離膜（４）の側面のうち、半導体基板
（１）から露出した部分に側壁絶縁膜（４ａ）を形成
し、この側壁絶縁膜をマスクとしてソース（８）・ドレ
イン（９）の表面をシリサイド化反応させ、金属シリサ
イド膜（８ａ、９ａ）を形成することを特徴としてい
る。
壁絶縁膜は同一材料で形成することができ、同一工程に
て形成することができる。請求項３に記載の発明におい
ては、素子分離膜（４）の側面のうち、半導体基板
（１）から露出した部分に側壁絶縁膜（４ａ）を形成
し、この側壁絶縁膜をマスクとしてソース（８）・ドレ
イン（９）の表面をシリサイド化反応させ、金属シリサ
イド膜（８ａ、９ａ）を形成することを特徴としてい
る。
【０００９】このように、素子分離膜の側面に側壁絶縁
膜を形成すると共に、この側壁絶縁膜をマスクとしてソ
ース・ドレインの表面をシリサイド化反応させ、金属シ
リサイド膜を形成するようにすれば、側壁絶縁膜で覆わ
れた部分はシリサイド化反応しないため、ソース・ドレ
インの端部には金属シリサイド膜が形成されないように
することができる。これにより、金属シリサイド膜がソ
ース・ドレインの表面で終端するようにでき、サリサイ
ドリークが防止できる半導体装置を製造できる。
膜を形成すると共に、この側壁絶縁膜をマスクとしてソ
ース・ドレインの表面をシリサイド化反応させ、金属シ
リサイド膜を形成するようにすれば、側壁絶縁膜で覆わ
れた部分はシリサイド化反応しないため、ソース・ドレ
インの端部には金属シリサイド膜が形成されないように
することができる。これにより、金属シリサイド膜がソ
ース・ドレインの表面で終端するようにでき、サリサイ
ドリークが防止できる半導体装置を製造できる。
【００１０】なお、請求項４に示すように、金属シリサ
イド膜を形成する工程は、側壁絶縁膜及び前記側壁膜を
含む前記半導体基板の上面に高融点金属膜を形成する工
程と、高融点金属をシリサイド化反応させる工程と、高
融点金属のうち未反応の部分を除去する工程とによって
構成できる。この場合、側壁絶縁膜によって高融点金属
膜がソース・ドレインの端部に接しないようにできるた
め、請求項３の効果が得られるようにできる。
イド膜を形成する工程は、側壁絶縁膜及び前記側壁膜を
含む前記半導体基板の上面に高融点金属膜を形成する工
程と、高融点金属をシリサイド化反応させる工程と、高
融点金属のうち未反応の部分を除去する工程とによって
構成できる。この場合、側壁絶縁膜によって高融点金属
膜がソース・ドレインの端部に接しないようにできるた
め、請求項３の効果が得られるようにできる。
【００１１】請求項５に記載の発明においては、側壁絶
縁膜を形成する工程は、側壁膜（７）を形成する工程と
同一工程で行われており、ゲート電極（６）及び素子分
離膜とを含む半導体基板（１）の上面に絶縁膜を堆積す
る工程と、この絶縁膜をエッチバックすると共にゲート
電極の側面及び前記素子分離膜の側面に該絶縁膜を残す
工程とを含んでいることを特徴としている。
縁膜を形成する工程は、側壁膜（７）を形成する工程と
同一工程で行われており、ゲート電極（６）及び素子分
離膜とを含む半導体基板（１）の上面に絶縁膜を堆積す
る工程と、この絶縁膜をエッチバックすると共にゲート
電極の側面及び前記素子分離膜の側面に該絶縁膜を残す
工程とを含んでいることを特徴としている。
【００１２】このように、側壁膜と同一工程によって側
壁絶縁膜を形成することが可能である。なお、上記した
括弧内の符号は、後述する実施形態記載の具体的手段と
の対応関係を示すものである。
壁絶縁膜を形成することが可能である。なお、上記した
括弧内の符号は、後述する実施形態記載の具体的手段と
の対応関係を示すものである。
【００１３】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。本発明にかかわる製造方法を用いて
形成したＣＭＯＳトランジスタを図１に示す。以下、図
１に基づいてＣＭＯＳトランジスタの構造について説明
する。ＣＭＯＳトランジスタは、ｐ型のシリコン基板１
内のｎ- 型ウェル領域２に形成されたＰＭＯＳトランジ
スタと、ｐ- 型ウェル領域３に形成されたＮＭＯＳトラ
ンジスタとから構成されている。ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタはシリコン基板１の上部に形成
されたＳＴＩ膜４によって素子分離されている。さら
に、ＳＴＩ膜４の側面のうち、シリコン基板１の表面か
ら露出した部分には絶縁膜４ａが形成されている。な
お、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの構
造については、導電型が異なるのみであり、その他の構
成については同様であるため、ＰＭＯＳトランジスタの
構造についてのみ説明する。
について説明する。本発明にかかわる製造方法を用いて
形成したＣＭＯＳトランジスタを図１に示す。以下、図
１に基づいてＣＭＯＳトランジスタの構造について説明
する。ＣＭＯＳトランジスタは、ｐ型のシリコン基板１
内のｎ- 型ウェル領域２に形成されたＰＭＯＳトランジ
スタと、ｐ- 型ウェル領域３に形成されたＮＭＯＳトラ
ンジスタとから構成されている。ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタはシリコン基板１の上部に形成
されたＳＴＩ膜４によって素子分離されている。さら
に、ＳＴＩ膜４の側面のうち、シリコン基板１の表面か
ら露出した部分には絶縁膜４ａが形成されている。な
お、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの構
造については、導電型が異なるのみであり、その他の構
成については同様であるため、ＰＭＯＳトランジスタの
構造についてのみ説明する。
【００１４】図２に、ＰＭＯＳトランジスタを拡大した
部分拡大図を示す。ｎ- 型ウェル領域２上には、ゲート
酸化膜５を介してゲート電極６が形成されている。この
ゲート電極６の側面には、側壁酸化膜７が備えられてい
る。また、ゲート電極６の両側にはｐ+ 型拡散層からな
るソース８・ドレイン９が形成されており、これらソー
ス８・ドレイン９間をチャネル領域としている。そし
て、ソース８・ドレイン９は、ゲート電極６から離れる
側の端部（ＳＴＩ膜４側の端部）が絶縁膜４ａで覆われ
た状態となっている。なお、ソース８・ドレイン９のチ
ャネル領域側に形成されたｐ型層１０は電界緩和層であ
る。
部分拡大図を示す。ｎ- 型ウェル領域２上には、ゲート
酸化膜５を介してゲート電極６が形成されている。この
ゲート電極６の側面には、側壁酸化膜７が備えられてい
る。また、ゲート電極６の両側にはｐ+ 型拡散層からな
るソース８・ドレイン９が形成されており、これらソー
ス８・ドレイン９間をチャネル領域としている。そし
て、ソース８・ドレイン９は、ゲート電極６から離れる
側の端部（ＳＴＩ膜４側の端部）が絶縁膜４ａで覆われ
た状態となっている。なお、ソース８・ドレイン９のチ
ャネル領域側に形成されたｐ型層１０は電界緩和層であ
る。
【００１５】さらに、ゲート電極６、ソース８・ドレイ
ン９の上部には、シリサイド膜６ａ、８ａ、９ａが形成
されている。このうち、ソース８・ドレイン９の上部に
形成されたシリサイド膜８ａ、９ａは、絶縁膜４ａの端
部で終端するように形成されている。つまり、シリサイ
ド膜８ａ、９ａはソース８・ドレイン９の表面で終端し
ており、シリサイド膜８ａ、９ａの端部がソース８・ド
レイン９の端部よりもゲート電極６側に位置するように
配置されている。これにより、サリサイド構造を有する
ＰＭＯＳトランジスタが構成されている。
ン９の上部には、シリサイド膜６ａ、８ａ、９ａが形成
されている。このうち、ソース８・ドレイン９の上部に
形成されたシリサイド膜８ａ、９ａは、絶縁膜４ａの端
部で終端するように形成されている。つまり、シリサイ
ド膜８ａ、９ａはソース８・ドレイン９の表面で終端し
ており、シリサイド膜８ａ、９ａの端部がソース８・ド
レイン９の端部よりもゲート電極６側に位置するように
配置されている。これにより、サリサイド構造を有する
ＰＭＯＳトランジスタが構成されている。
【００１６】これらＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタを含む基板上には、ＢＰＳＧ、ＴＥＯＳ膜
等からなる層間絶縁膜１１が形成されており、この層間
絶縁膜１１に形成されたコンタクトホールを介してソー
ス８・ドレイン９等がＡｌ配線１２と電気的に接続され
ている。さらに、Ａｌ配線１２上にはＴＥＯＳ酸化膜等
からなる層間絶縁膜１３を介してＡｌ配線１４、１５が
多数層形成されている。そして、最上部のＡｌ配線１５
は、Ｐ−ＴＥＯＳ膜１６とＰ−ＳｉＮ膜１７からなる保
護膜に覆われている。このような構造を有してＣＭＯＳ
トランジスタが構成されている。
トランジスタを含む基板上には、ＢＰＳＧ、ＴＥＯＳ膜
等からなる層間絶縁膜１１が形成されており、この層間
絶縁膜１１に形成されたコンタクトホールを介してソー
ス８・ドレイン９等がＡｌ配線１２と電気的に接続され
ている。さらに、Ａｌ配線１２上にはＴＥＯＳ酸化膜等
からなる層間絶縁膜１３を介してＡｌ配線１４、１５が
多数層形成されている。そして、最上部のＡｌ配線１５
は、Ｐ−ＴＥＯＳ膜１６とＰ−ＳｉＮ膜１７からなる保
護膜に覆われている。このような構造を有してＣＭＯＳ
トランジスタが構成されている。
【００１７】次に、ＣＭＯＳトランジスタの製造工程を
図３〜図６に示す。以下、図３〜図６に基づいてＣＭＯ
Ｓトランジスタの製造方法について説明する。 〔図３（ａ）に示す工程〕まず、ｐ型のシリコン基板１
を用意する。次に、シリコン基板１上に熱酸化膜３０を
形成し、さらに熱酸化膜（ＳｉＯ2 ）３０上にシリコン
窒化膜（ＳｉＮ）３１を形成する。そして、フォトリソ
グラフィ工程を経て、素子分離用のＳＴＩ膜４（図１参
照）の形成予定領域上における熱酸化膜３０及びシリコ
ン窒化膜３１を開口させたのち、開口部からシリコン基
板１を所定深さエッチング除去して、素子分離用として
のトレンチ３２をパターニングする。
図３〜図６に示す。以下、図３〜図６に基づいてＣＭＯ
Ｓトランジスタの製造方法について説明する。 〔図３（ａ）に示す工程〕まず、ｐ型のシリコン基板１
を用意する。次に、シリコン基板１上に熱酸化膜３０を
形成し、さらに熱酸化膜（ＳｉＯ2 ）３０上にシリコン
窒化膜（ＳｉＮ）３１を形成する。そして、フォトリソ
グラフィ工程を経て、素子分離用のＳＴＩ膜４（図１参
照）の形成予定領域上における熱酸化膜３０及びシリコ
ン窒化膜３１を開口させたのち、開口部からシリコン基
板１を所定深さエッチング除去して、素子分離用として
のトレンチ３２をパターニングする。
【００１８】このとき、トレンチ３２は、素子部におけ
る素子分離を十分に行えるように、０．３〜０．６μｍ
程度の深さで形成される。 〔図３（ｂ）に示す工程〕熱酸化を施し、トレンチ３２
の内壁に熱酸化膜３３を形成する。これにより、トレン
チ３２内が丸められる。
る素子分離を十分に行えるように、０．３〜０．６μｍ
程度の深さで形成される。 〔図３（ｂ）に示す工程〕熱酸化を施し、トレンチ３２
の内壁に熱酸化膜３３を形成する。これにより、トレン
チ３２内が丸められる。
【００１９】〔図３（ｃ）に示す工程〕ＴＥＯＳ膜３４
をシリコン基板の全面に堆積し、トレンチ３２をＴＥＯ
Ｓ膜３４で埋め込む。このとき、ＴＥＯＳ膜３４とし
て、ＨＴＯ−ＴＥＯＳ、ＬＰ−ＴＥＯＳ、及びＯ3 −Ｔ
ＥＯＳ等を用いている。 〔図３（ｄ）に示す工程〕ＣＭＰにて、シリコン窒化膜
３１をストッパーとしてＴＥＯＳ膜３４を全面研磨して
平坦化する。これにより、ＴＥＯＳ膜３４はシリコン窒
化膜３１の表面と同等の高さとなる。このＴＥＯＳ膜３
４がＳＴＩ膜４を構成する。
をシリコン基板の全面に堆積し、トレンチ３２をＴＥＯ
Ｓ膜３４で埋め込む。このとき、ＴＥＯＳ膜３４とし
て、ＨＴＯ−ＴＥＯＳ、ＬＰ−ＴＥＯＳ、及びＯ3 −Ｔ
ＥＯＳ等を用いている。 〔図３（ｄ）に示す工程〕ＣＭＰにて、シリコン窒化膜
３１をストッパーとしてＴＥＯＳ膜３４を全面研磨して
平坦化する。これにより、ＴＥＯＳ膜３４はシリコン窒
化膜３１の表面と同等の高さとなる。このＴＥＯＳ膜３
４がＳＴＩ膜４を構成する。
【００２０】〔図４（ａ）に示す工程〕シリコン窒化膜
３１を除去する。そして、フォトレジストを堆積すると
共に、フォトレジストのうちＰＭＯＳトランジスタ形成
予定領域を開口させたのち、熱酸化膜３０をスルー膜と
してｎ型不純物をイオン注入し、ｎ- 型ウェル領域２を
形成する。さらに、フォトレジストを除去したのち、再
びフォトレジストを堆積し、上記と同様の工程を経てＮ
ＭＯＳトランジスタ形成予定領域にｐ- 型ウェル領域３
を形成する。
３１を除去する。そして、フォトレジストを堆積すると
共に、フォトレジストのうちＰＭＯＳトランジスタ形成
予定領域を開口させたのち、熱酸化膜３０をスルー膜と
してｎ型不純物をイオン注入し、ｎ- 型ウェル領域２を
形成する。さらに、フォトレジストを除去したのち、再
びフォトレジストを堆積し、上記と同様の工程を経てＮ
ＭＯＳトランジスタ形成予定領域にｐ- 型ウェル領域３
を形成する。
【００２１】〔図４（ｂ）に示す工程〕ウェットエッチ
ングによってシリコン酸化膜３０を除去する。そして、
ドライブインと同時に犠牲酸化を行う等して、ｎ- 型ウ
ェル領域２やｐ- 型ウェル領域３の表面状態を良好にし
たのち、熱酸化によってゲート酸化膜５を形成する。そ
して、ゲート酸化膜５上に厚さ０．３５μｍ程度のポリ
シリコン膜を成膜したのち、フォトリソグラフィ工程を
経て、ゲート電極６をパターニングする。
ングによってシリコン酸化膜３０を除去する。そして、
ドライブインと同時に犠牲酸化を行う等して、ｎ- 型ウ
ェル領域２やｐ- 型ウェル領域３の表面状態を良好にし
たのち、熱酸化によってゲート酸化膜５を形成する。そ
して、ゲート酸化膜５上に厚さ０．３５μｍ程度のポリ
シリコン膜を成膜したのち、フォトリソグラフィ工程を
経て、ゲート電極６をパターニングする。
【００２２】〔図４（ｃ）に示す工程〕熱酸化を行い、
ゲート電極６を熱酸化膜３５で覆う。 〔図４（ｄ）に示す工程〕次に、ＣＶＤ法によりウェハ
表面全面にＴＥＯＳ膜で構成された絶縁膜３６を堆積す
る。なお、絶縁膜３６としてＴＥＯＳ膜以外にシリコン
窒化膜（Ｓｉ3 Ｎ 4 ）やポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）等を堆積させるようにしてもよい。ただし、ポリシ
リコンを堆積させる場合には、その後ポリシリコン上に
絶縁膜２６を堆積させる等の処理が必要である。
ゲート電極６を熱酸化膜３５で覆う。 〔図４（ｄ）に示す工程〕次に、ＣＶＤ法によりウェハ
表面全面にＴＥＯＳ膜で構成された絶縁膜３６を堆積す
る。なお、絶縁膜３６としてＴＥＯＳ膜以外にシリコン
窒化膜（Ｓｉ3 Ｎ 4 ）やポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）等を堆積させるようにしてもよい。ただし、ポリシ
リコンを堆積させる場合には、その後ポリシリコン上に
絶縁膜２６を堆積させる等の処理が必要である。
【００２３】〔図５（ａ）に示す工程〕ＲＩＥ法による
異方性エッチングにて絶縁膜３６をエッチバックし、ゲ
ート電極６及びシリコン基板１（ｎ- 型ウェル領域２、
ｐ- 型ウェル領域３）の表面を露出させる。これによ
り、ゲート電極６の側面に側壁膜７が形成されると共
に、ＳＴＩ膜４の側面に側壁絶縁膜４ａが形成される。
このように、側壁絶縁膜４ａを側壁膜７と同一工程によ
って形成することができる。
異方性エッチングにて絶縁膜３６をエッチバックし、ゲ
ート電極６及びシリコン基板１（ｎ- 型ウェル領域２、
ｐ- 型ウェル領域３）の表面を露出させる。これによ
り、ゲート電極６の側面に側壁膜７が形成されると共
に、ＳＴＩ膜４の側面に側壁絶縁膜４ａが形成される。
このように、側壁絶縁膜４ａを側壁膜７と同一工程によ
って形成することができる。
【００２４】なお、この側壁絶縁膜４ａの大きさは、Ｓ
ＴＩ膜４のシリコン基板１からの突出量に依存するが、
ＳＴＩ膜４の突出量は上記したシリコン窒化膜３１やシ
リコン酸化膜３０を除去する工程等におけるウェットエ
ッチング量にて制御できるため、これに基づいて側壁絶
縁膜４ａの大きさを制御することができる。 〔図５（ｂ）に示す工程〕熱酸化等によってイオン注入
工程用のスルー膜３７を形成する。そして、ＮＭＯＳト
ランジスタ形成予定領域及びＰＭＯＳトランジスタ形成
予定領域を順にフォトレジストで覆い、ＰＭＯＳトラン
ジスタ形成予定領域にはｐ型不純物（例えばボロン）を
斜めイオン注入し、ＮＭＯＳトランジスタ形成予定領域
にはｎ型不純物（例えばリン）を斜めイオン注入する。
これにより、側壁膜７で覆われたゲート電極６をマスク
としたイオン注入が行われ、ゲート電極６の両側に電界
緩和層１０が、ゲート電極６の内側よりに形成される。
ＴＩ膜４のシリコン基板１からの突出量に依存するが、
ＳＴＩ膜４の突出量は上記したシリコン窒化膜３１やシ
リコン酸化膜３０を除去する工程等におけるウェットエ
ッチング量にて制御できるため、これに基づいて側壁絶
縁膜４ａの大きさを制御することができる。 〔図５（ｂ）に示す工程〕熱酸化等によってイオン注入
工程用のスルー膜３７を形成する。そして、ＮＭＯＳト
ランジスタ形成予定領域及びＰＭＯＳトランジスタ形成
予定領域を順にフォトレジストで覆い、ＰＭＯＳトラン
ジスタ形成予定領域にはｐ型不純物（例えばボロン）を
斜めイオン注入し、ＮＭＯＳトランジスタ形成予定領域
にはｎ型不純物（例えばリン）を斜めイオン注入する。
これにより、側壁膜７で覆われたゲート電極６をマスク
としたイオン注入が行われ、ゲート電極６の両側に電界
緩和層１０が、ゲート電極６の内側よりに形成される。
【００２５】さらに、ＮＭＯＳトランジスタ形成予定領
域及びＰＭＯＳトランジスタ形成予定領域を順にフォト
レジストで覆い、ＰＭＯＳトランジスタ形成予定領域に
はｐ型不純物（例えばボロン）を基板法線方向から高濃
度にイオン注入し、ＮＭＯＳトランジスタ形成予定領域
にはｎ型不純物（例えばＡｓ）を基板法線方向から高濃
度にイオン注入する。これにより、側壁膜７で覆われた
ゲート電極６をマスクとしたイオン注入が行われ、ゲー
ト電極６の両側にソース８、ドレイン９が形成される。
域及びＰＭＯＳトランジスタ形成予定領域を順にフォト
レジストで覆い、ＰＭＯＳトランジスタ形成予定領域に
はｐ型不純物（例えばボロン）を基板法線方向から高濃
度にイオン注入し、ＮＭＯＳトランジスタ形成予定領域
にはｎ型不純物（例えばＡｓ）を基板法線方向から高濃
度にイオン注入する。これにより、側壁膜７で覆われた
ゲート電極６をマスクとしたイオン注入が行われ、ゲー
ト電極６の両側にソース８、ドレイン９が形成される。
【００２６】これにより、トランジスタの構造が完成す
る。なお、ここでは側壁膜７を有するゲート電極６をマ
スクとしてソース８、ドレイン９及び電界緩和層１０を
形成しているが、熱酸化膜３５をマスクとして形成して
もよい。この場合、熱酸化膜３５の膜厚バラツキが少な
いことから、電界緩和層１０やソース８、ドレイン９の
形成位置のバラツキを少なくすることができる。
る。なお、ここでは側壁膜７を有するゲート電極６をマ
スクとしてソース８、ドレイン９及び電界緩和層１０を
形成しているが、熱酸化膜３５をマスクとして形成して
もよい。この場合、熱酸化膜３５の膜厚バラツキが少な
いことから、電界緩和層１０やソース８、ドレイン９の
形成位置のバラツキを少なくすることができる。
【００２７】〔図５（ｃ）に示す工程〕スルー膜３７を
除去したのち、チタンシリサイド化工程を行う。まず、
チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を順にウェ
ハ全面に成膜し、さらにＡｒ雰囲気化で短時間熱処理
（ＲＴＡ）を行い、シリサイド化反応を起こさせて、ゲ
ート電極６及びソース８・ドレイン９の露出表面にそれ
ぞれチタンシリサイド膜（ＴｉＳｉ膜）６ａ、８ａ、９
ａを形成する。
除去したのち、チタンシリサイド化工程を行う。まず、
チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を順にウェ
ハ全面に成膜し、さらにＡｒ雰囲気化で短時間熱処理
（ＲＴＡ）を行い、シリサイド化反応を起こさせて、ゲ
ート電極６及びソース８・ドレイン９の露出表面にそれ
ぞれチタンシリサイド膜（ＴｉＳｉ膜）６ａ、８ａ、９
ａを形成する。
【００２８】このとき、ＳＴＩ膜４の側面に側壁絶縁膜
４ａが形成されているため、ソース８・ドレイン９の端
部が側壁絶縁膜４ａで覆われ、この領域にはシリサイド
膜が形成されない。このため、ソース８、ドレイン９の
表面に形成されるシリサイド膜８ａ、９ａがソース８、
ドレイン９の表面内で終端するように、つまりシリサイ
ド膜８ａ、９ａのうちＳＴＩ膜４側の端部がソース８、
ドレイン９の端部よりもゲート電極４側に位置するよう
にできる。
４ａが形成されているため、ソース８・ドレイン９の端
部が側壁絶縁膜４ａで覆われ、この領域にはシリサイド
膜が形成されない。このため、ソース８、ドレイン９の
表面に形成されるシリサイド膜８ａ、９ａがソース８、
ドレイン９の表面内で終端するように、つまりシリサイ
ド膜８ａ、９ａのうちＳＴＩ膜４側の端部がソース８、
ドレイン９の端部よりもゲート電極４側に位置するよう
にできる。
【００２９】なお、このシリサイド化の熱処理温度はシ
リサイドの側壁膜７への這い上がり抑制、側壁膜７のＳ
ｉとの反応防止、Ｃ４９からＣ５４フェーズへのＴｉＳ
ｉ2の変態抑制等の観点から７００℃以下の比較的低温
に設定されている。そして、アンモニア・過酸化水素水
の混合液で選択エッチングを行い、チタン膜及び窒化チ
タン膜のうちシリサイド化反応を起こさなかった部分を
除去する。これにより、チタンシリサイド膜６ａ、８
ａ、９ａのみが残る。これにより、サリサイド構造が完
成する。
リサイドの側壁膜７への這い上がり抑制、側壁膜７のＳ
ｉとの反応防止、Ｃ４９からＣ５４フェーズへのＴｉＳ
ｉ2の変態抑制等の観点から７００℃以下の比較的低温
に設定されている。そして、アンモニア・過酸化水素水
の混合液で選択エッチングを行い、チタン膜及び窒化チ
タン膜のうちシリサイド化反応を起こさなかった部分を
除去する。これにより、チタンシリサイド膜６ａ、８
ａ、９ａのみが残る。これにより、サリサイド構造が完
成する。
【００３０】次に、サリサイド構造を完成させたのち、
８５０℃程度で２度目の短時間熱処理を行い、チタンシ
リサイド膜６ａ、８ａ、９ａを低抵抗化する。 〔図５（ｄ）に示す工程〕ウェハ表面全面にＢＰＳＧ、
ＴＥＯＳ膜等からなる絶縁膜１１を全面に堆積したの
ち、ＣＭＰにより絶縁膜３７を平坦化する。
８５０℃程度で２度目の短時間熱処理を行い、チタンシ
リサイド膜６ａ、８ａ、９ａを低抵抗化する。 〔図５（ｄ）に示す工程〕ウェハ表面全面にＢＰＳＧ、
ＴＥＯＳ膜等からなる絶縁膜１１を全面に堆積したの
ち、ＣＭＰにより絶縁膜３７を平坦化する。
【００３１】〔図６（ａ）に示す工程〕フォトリソグラ
フィ工程を経て、絶縁膜１１にコンタクトホール１１ａ
を形成する。そして、このコンタクトホール１１ａ内に
バリアメタルを堆積する等したのち、コンタクトホール
１１ａをタングステン（Ｗ）で埋め込む。 〔図６（ｂ）に示す工程〕１ｓｔメタル配線形成のた
め、ウェハ表面全面にメタル膜を成膜する。メタル膜に
は、Ｔｉ、ＴｉＮ、及びＡｌＳｉＣｕからなる多層膜、
或いはＴｉ、ＴｉＮ、及びＡｌＣｕからなる多層膜を用
いている。
フィ工程を経て、絶縁膜１１にコンタクトホール１１ａ
を形成する。そして、このコンタクトホール１１ａ内に
バリアメタルを堆積する等したのち、コンタクトホール
１１ａをタングステン（Ｗ）で埋め込む。 〔図６（ｂ）に示す工程〕１ｓｔメタル配線形成のた
め、ウェハ表面全面にメタル膜を成膜する。メタル膜に
は、Ｔｉ、ＴｉＮ、及びＡｌＳｉＣｕからなる多層膜、
或いはＴｉ、ＴｉＮ、及びＡｌＣｕからなる多層膜を用
いている。
【００３２】そして、フォトリソグラフィ工程を経て、
１ｓｔメタル配線１２をパターニングする。 〔図６（ｃ）に示す工程〕図６（ａ）、（ｂ）に示す１
ｓｔメタル配線と同様の工程を経て、層間絶縁膜１３を
介して２ｎｄメタル配線１４等を積層形成する。
１ｓｔメタル配線１２をパターニングする。 〔図６（ｃ）に示す工程〕図６（ａ）、（ｂ）に示す１
ｓｔメタル配線と同様の工程を経て、層間絶縁膜１３を
介して２ｎｄメタル配線１４等を積層形成する。
【００３３】この後、ウェハ表面全面に保護膜１６、１
７を成膜することによって、図１に示す半導体装置が完
成する。このように、素子分離用のＳＴＩ膜４の側面に
絶縁膜４ａを形成することによって、ソース８、ドレイ
ン９の表面に形成されるシリサイド膜８ａ、９ａがソー
ス８、ドレイン９の表面内で終端するように、つまりシ
リサイド膜８ａ、９ａのうちＳＴＩ膜４側の端部がソー
ス８、ドレイン９の端部よりもゲート電極４側に位置す
るようにできる。
７を成膜することによって、図１に示す半導体装置が完
成する。このように、素子分離用のＳＴＩ膜４の側面に
絶縁膜４ａを形成することによって、ソース８、ドレイ
ン９の表面に形成されるシリサイド膜８ａ、９ａがソー
ス８、ドレイン９の表面内で終端するように、つまりシ
リサイド膜８ａ、９ａのうちＳＴＩ膜４側の端部がソー
ス８、ドレイン９の端部よりもゲート電極４側に位置す
るようにできる。
【００３４】このため、シリサイド膜８ａ、９ａの端部
とソース８、ドレイン９との端部が一致せず、シリサイ
ド膜８ａ、９ａを介して発生するサリサイドリークを防
止することができる。
とソース８、ドレイン９との端部が一致せず、シリサイ
ド膜８ａ、９ａを介して発生するサリサイドリークを防
止することができる。
【図１】本発明にかかわる半導体装置の断面図である。
【図２】図１におけるＰＭＯＳトランジスタを拡大した
部分拡大図である。
部分拡大図である。
【図３】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図４】図３に続く半導体装置の製造工程を示す図であ
る。
る。
【図５】図４に続く半導体装置の製造工程を示す図であ
る。
る。
【図６】図５に続く半導体装置の製造工程を示す図であ
る。
る。
【図７】従来におけるサリサイド構造を有する半導体装
置の断面図である。
置の断面図である。
１…シリコン基板、２…ｎ- 型ウェル領域、３…ｐ- 型
ウェル領域、４…ＳＴＩ膜、４ａ…側壁絶縁膜、５…ゲ
ート酸化膜、６…ゲート電極、７…側壁酸化膜、８…ソ
ース、９…ドレイン、１０…電界緩和層１０、６ａ、８
ａ、９ａ…シリサイド膜、１２…１ｓｔメタル配線、１
４…２ｎｄメタル配線、１５…３ｒｄメタル配線。
ウェル領域、４…ＳＴＩ膜、４ａ…側壁絶縁膜、５…ゲ
ート酸化膜、６…ゲート電極、７…側壁酸化膜、８…ソ
ース、９…ドレイン、１０…電界緩和層１０、６ａ、８
ａ、９ａ…シリサイド膜、１２…１ｓｔメタル配線、１
４…２ｎｄメタル配線、１５…３ｒｄメタル配線。
Claims (5)
- 【請求項１】 半導体基板（１）と、 前記半導体基板の素子形成領域を分離する素子分離膜
と、 前記素子形成領域において、前記半導体基板上に形成さ
れたゲート絶縁膜（５）と、 前記ゲート絶縁膜上に形成されたゲート電極（６）と、 前記ゲート電極の側面に形成された側壁膜（７）と、 前記ゲート電極の両側に配置され、前記半導体基板の表
面で終端するように形成されたソース（９）、ドレイン
（１０）と、 前記ソース、ドレイン上に形成された金属シリサイド膜
（９ａ、１０ａ）とを備えたサリサイド構造を有する半
導体装置において、 前記素子分離膜の側面には、前記ソース、ドレインの端
部を覆う側壁絶縁膜（４ａ）が備えられており、前記金
属シリサイド膜が前記ソース、ドレインの表面で終端し
ていることを特徴とする半導体装置。 - 【請求項２】 前記側壁膜と前記側壁絶縁膜は同一材料
で形成されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 素子分離膜（４）によって分離された半
導体基板（１）の素子形成領域上に、ゲート絶縁膜
（５）を介してゲート電極（６）を形成する工程と、 前記ゲート電極（６）の側面に側壁膜（７）を形成する
工程と、 前記素子分離膜の側面のうち、前記半導体基板から露出
した部分に側壁絶縁膜（４ａ）を形成する工程と、 前記ゲート電極（６）をマスクとして、該ゲート電極の
両側にソース（８）、ドレイン（９）を形成する工程
と、 前記側壁絶縁膜及び前記側壁膜をマスクとして、前記ソ
ース、ドレインの表面をシリサイド化反応させ、金属シ
リサイド膜（８ａ、９ａ）を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記金属シリサイド膜を形成する工程
は、 前記側壁絶縁膜及び前記側壁膜を含む前記半導体基板の
上面に高融点金属膜を形成する工程と、 前記高融点金属をシリサイド化反応させる工程と、 前記高融点金属のうち未反応の部分を除去する工程と、
を含んでいることを特徴とする請求項３に記載の半導体
装置の製造方法。 - 【請求項５】 前記側壁絶縁膜を形成する工程は、前記
側壁膜を形成する工程と同一工程で行われており、 前記ゲート電極及び前記素子分離膜とを含む前記半導体
基板の上面に絶縁膜を堆積する工程と、 前記絶縁膜をエッチバックすると共に、前記ゲート電極
の側面及び前記素子分離膜の側面に該絶縁膜を残す工程
と、を含んでいることを特徴とする請求項３又は４に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15161798A JPH11345966A (ja) | 1998-06-01 | 1998-06-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15161798A JPH11345966A (ja) | 1998-06-01 | 1998-06-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345966A true JPH11345966A (ja) | 1999-12-14 |
Family
ID=15522464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15161798A Pending JPH11345966A (ja) | 1998-06-01 | 1998-06-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345966A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265271B1 (en) * | 2000-01-24 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Integration of the borderless contact salicide process |
| KR100358564B1 (ko) * | 2000-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2003142667A (ja) * | 2001-08-24 | 2003-05-16 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| JP2006344663A (ja) * | 2005-06-07 | 2006-12-21 | Sony Corp | 半導体装置およびその製造方法 |
| KR100793609B1 (ko) * | 2001-12-28 | 2008-01-10 | 매그나칩 반도체 유한회사 | 이미지센서 및 그 제조 방법 |
| JP2008047824A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8017510B2 (en) | 2003-09-19 | 2011-09-13 | Kabushiki Kaisha Toshiba | Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same |
-
1998
- 1998-06-01 JP JP15161798A patent/JPH11345966A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265271B1 (en) * | 2000-01-24 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Integration of the borderless contact salicide process |
| KR100358564B1 (ko) * | 2000-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2003142667A (ja) * | 2001-08-24 | 2003-05-16 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器 |
| KR100793609B1 (ko) * | 2001-12-28 | 2008-01-10 | 매그나칩 반도체 유한회사 | 이미지센서 및 그 제조 방법 |
| US8017510B2 (en) | 2003-09-19 | 2011-09-13 | Kabushiki Kaisha Toshiba | Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same |
| JP2006344663A (ja) * | 2005-06-07 | 2006-12-21 | Sony Corp | 半導体装置およびその製造方法 |
| JP2008047824A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 半導体装置及びその製造方法 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040721 |
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| A977 | Report on retrieval |
Effective date: 20060908 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
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| A02 | Decision of refusal |
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