JPH11330381A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体製造プロセスにおけるアライメント不
良を防止でき、製品歩留りの良好な半導体装置が製造で
きるようにする。 【解決手段】 素子分離層４を形成する際に、平坦化さ
れたトレンチ３２内のＴＥＯＳ膜３４ａを、トレンチ３
２の深さよりも浅くまで除去することで、トレンチ３２
において段差を形成する。この段差によってポリシリコ
ン膜３６に段差が形成され、この段差をアライメントマ
ークとしてフォトリソグラフィにおけるマスク合わせを
行い、ポリシリコン膜３６をパターニングして、ゲート
電極６を形成する。これにより、アライメントずれなく
ゲート電極６を形成できる。また、絶縁膜の除去深さを
浅くしているため、段差を小さくでき、フォトリソグラ
フィにおけるフォーカスずれをなくすこともできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、製造プロセス中の
アライメントの利用に適した半導体装置の製造方法に関
する。

【０００２】

【従来の技術】半導体装置の製造プロセスにおいては、
アライメントマークを基準にしてフォトマスク等の位置
合わせを行うようにしている。従来では、アライメント
マークとして、ＬＯＣＯＳプロセスで形成したものを利
用していたため少なからず段差が存在しており、後工程
で低透過率の被加工膜を成膜しても段差部分が受け継が
れ、新たなアライメントマークが再現されるため、再現
されたアライメントマークを基準にして上記位置合わせ
を行うことができた。

【０００３】しかしながら、近年では微細化が進み、フ
ォトリソグラフィのマージン確保の為にウェハ内の段差
を低減する必要が生じ、ＬＯＣＯＳプロセスに代えてＳ
ＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）プロセスを採用し、このＳＴＩプロセスにＣＭＰ
（Ｃｈｉｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈ）による平坦化プロセスを組み合わせるという方法
が用いられるようになった。これにより、ウェハ内の段
差が０．１μｍ程度に低減されている。

【０００４】

【発明が解決しようとする課題】上記ＳＴＩプロセス及
びＣＭＰプロセスを採用した場合におけるアライメント
マークの様子を図８に示す。まず、図８（ａ）に示すよ
うに、シリコン基板５１上に熱酸化膜（ＳｉＯ₂ ）５
２、シリコン窒化膜（ＳｉＮ）５３を順に積層したの
ち、フォトレジスト５４を堆積すると共にフォトレジス
ト５４の所定領域を開口させ、シリコン基板５１のアラ
イメントマーク形成予定領域（例えばスクライブライン
となる領域）にトレンチ（溝）５１ａを形成する。

【０００５】続いて、図８（ｂ）に示すように、熱酸化
によってトレンチ５１ａの壁面に熱酸化膜５１ｂを形成
することでトレンチ５１ａのエッジ部分を丸めたのち、
ＴＥＯＳ膜５５を堆積する。そして、図８（ｃ）に示す
ように、ＣＭＰ（Ｃｈｉｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈ）にて、シリコン窒化膜５３をスト
ッパーとしてＴＥＯＳ膜５５を研磨し、平坦化する。こ
のとき、溝５１ａ内に残されたＴＥＯＳ膜５５ａがアラ
イメントマークとして用いられる。

【０００６】次に、図８（ｄ）に示すように、シリコン
窒化膜５３及び熱酸化膜５２を除去したのち、図８
（ｅ）に示すように、犠牲酸化を行い犠牲酸化膜５６を
形成する。そして、犠牲酸化膜５６をエッチング除去し
たのち、図８（ｆ）に示すように、再び熱酸化によりゲ
ート酸化膜５７を形成する。さらに、図８（ｇ）に示す
ように、ポリシリコン膜５８を成膜し、このポリシリコ
ン膜５８をパターニングして素子部におけるゲート電極
（図示せず）を形成する。

【０００７】このように、ＣＭＰによるＴＥＯＳ膜５５
の平坦化工程や、熱酸化膜５２や犠牲酸化膜５６の除去
工程によってアライメントマークを構成するＴＥＯＳ膜
５５ａの段差が少なくなる。しかしながら、このように
段差が低減されたものにおいては、後工程において新た
にアライメントマークが再現されない、若しくはアライ
メントマークが不明瞭になるため、図８（ｇ）に示す工
程にて可視光を透過しないポリシリコン膜５８が成膜さ
れると、アライメントマークが認識できず、アライメン
ト不良を発生させ、製品歩留りを低下させるという問題
がある。

【０００８】本発明は上記問題に鑑みて成され、半導体
製造プロセスにおけるアライメント不良を防止でき、製
品歩留りの良好な半導体装置が製造できる半導体装置の
製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記問題を解決するため
に、本発明者らは以下の検討を行った。ＳＴＩプロセス
及びＣＭＰプロセスを採用しウェハの段差を低減した場
合には、アライメントマークの段差が低減されるため
に、ポリシリコン膜５８を成膜したときにアライメント
マークの検出を行うことができないのである。

【００１０】このため、ＣＭＰプロセスによる平坦化を
行ったのちに、再びアライメントマークに段差を形成す
れば、可視光を透過しないポリシリコン膜５８が成膜さ
れても、その段差がポリシリコン膜５８に再現され、ア
ライメントマークの検出を行うことができると考えられ
る。このようにＣＭＰプロセスを経たのち、再びアライ
メントマークに段差を形成する工程を図９に示し、説明
する。但し、上述した図８に示した従来のものと同様の
工程については図８を参照して説明を行う。

【００１１】まず、図８（ａ）〜（ｅ）に示す工程を経
て、犠牲酸化膜を形成する。そして、図９（ａ）に示す
ように、フォトレジスト６０によってトレンチ部分を開
口させる。その後、図９（ｂ）に示すように、フォトレ
ジスト６０をマスクにしてＴＥＯＳ膜５５ａを完全にエ
ッチング除去する。これにより、トレンチ５１ａの段差
が再び露出し、この段差がアライメントマークを構成す
る。

【００１２】続いて、フォトレジスト６０及び犠牲酸化
膜５６を除去したのち、図９（ｃ）に示すように、熱酸
化によりゲート酸化膜５７を形成する。そして、図９
（ｄ）に示すように、ポリシリコン膜５８を成膜したと
きに、アライメントマークとなる段差が再現され、この
段差が新たなアライメントマークを構成する。このよう
に、トレンチ５１ａ内のＴＥＯＳ膜５５ａを除去して段
差を形成することにより、段差をアライメントマークと
することができると考えられる。

【００１３】しかしながら、トレンチ５１ａ内のＴＥＯ
Ｓ膜５５ａを全て除去して段差を形成した場合、ＳＴＩ
プロセスと同時にトレンチ５１ａを形成していることか
ら、段差が０．４〜０．６μｍ程度と大きくなってしま
い、アライメントマークを検出する際にフォーカスずれ
が発生し易くなって、アライメントマークの検出精度、
ひいてはアライメント精度が悪化するという問題が発生
する可能性がある。

【００１４】そこで、請求項１に記載の発明において
は、アライメントマーク形成予定領域に形成された第１
の所定深さを有する第１の溝（３２）内に残された絶縁
膜（３４）を、第１の所定深さよりも浅い第２の所定深
さまで除去して、第１の溝において段差を形成し、この
段差によって導電性膜（３６）に形成される段差をアラ
イメントマークとしてフォトリソグラフィにおけるマス
ク合わせを行い、導電性膜をパターニングして、素子部
における配線部（６）を形成することを特徴としてい
る。

【００１５】このように、第１の溝内の絶縁膜を除去し
て段差を形成すれば、導電性膜にも段差が再現されるた
め、この再現された段差に基づいてフォトリソグラフィ
のマスク合わせを正確に行うことができ、正確に配線層
のパターニングをすることができる。そして、絶縁膜の
除去を、第１の所定深さを有する第１の溝よりも浅い第
２の所定深さまでにしているため、段差の大きさを小さ
くすることができ、フォーカスずれをなくすことができ
る。これにより、フォーカスずれによるアライメントマ
ークの検出精度の悪化を防止でき、製品歩留りを良好に
することができる。

【００１６】具体的には、請求項２に示すように、導電
性膜としては、素子部におけるゲート電極を形成するた
めのポリシリコン膜（３６）が挙げられる。また、請求
項３に示すように、ポリシリコン膜の膜厚を０．３５μ
ｍ程度にする場合には、第２の所定深さとして０．１μ
ｍ程度まで絶縁膜を除去するようにすればよい。

【００１７】請求項４に記載の発明においては、素子分
離層（４）を形成する際に、平坦化された第１の溝（３
２）内の絶縁膜を、第１の溝の第１の所定深さよりも浅
い第２の所定深さまで除去することで、第１の溝におい
て段差を形成し、この段差によってポリシリコン膜（３
６）に形成される段差をアライメントマークとしてフォ
トリソグラフィにおけるマスク合わせを行い、ポリシリ
コン膜をパターニングして、素子部におけるゲート電極
（６）を形成することを特徴としている。

【００１８】第１の溝内における絶縁膜が基板（１）に
対して平坦化された場合には、ゲート電極を形成するた
めのポリシリコン膜によって、アライメントマークが可
視光にて検出できなくなるが、第１の溝内の絶縁膜を第
２の所定深さまで除去して段差を形成しておけば、ポリ
シリコン膜にも段差が形成されるため、フォトリソグラ
フィ工程において正確なマスク合わせが行える。また、
絶縁膜の除去を、第１の所定深さを有する第１の溝より
も浅い第２の所定深さまでにしているため、段差の大き
さを小さくすることができる。これにより請求項１と同
様の効果が得られる。

【００１９】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。

【００２０】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。本発明にかかわる製造方法を用いて
形成したＤＭＯＳトランジスタを図１に示す。以下、図
１に基づいてＤＭＯＳトランジスタの構造について説明
する。ＤＭＯＳトランジスタは、ｐ型のシリコン基板１
内のｎ^- 型ウェル領域２に形成されたＰＭＯＳトランジ
スタと、ｐ^- 型ウェル領域３に形成されたＮＭＯＳトラ
ンジスタとから構成されている。ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタはシリコン基板１の上部に形成
されたＳＴＩ膜４によって素子分離されている。なお、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの構造に
ついては、導電型が異なるのみであり、その他の構成に
ついては同様であるため、ＰＭＯＳトランジスタの構造
についてのみ説明する。

【００２１】ｎ^- 型ウェル領域２上には、ゲート酸化膜
５を介してゲート電極６が形成されている。このゲート
電極６の側面には、側壁酸化膜７が備えられている。ま
た、ゲート電極６の両側にはｐ⁺ 型拡散層からなるソー
ス８・ドレイン９が形成されており、これらソース８・
ドレイン９間をチャネル領域としている。なお、ソース
８・ドレイン９のチャネル領域側には電界緩和層１０が
形成されている。

【００２２】さらに、ゲート電極６、ソース８・ドレイ
ン９の上部には、コンタクト用のシリサイド膜６ａ、８
ａ、９ａが形成されている。このように、サリサイド構
造を有するＰＭＯＳトランジスタが構成されている。こ
れらＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを
含む基板上には、ＢＰＳＧ等からなる層間絶縁膜１１が
形成されており、この層間絶縁膜１１に形成されたコン
タクトホールを介してソース８・ドレイン９等がＡｌ配
線１２と電気的に接続されている。

【００２３】さらに、Ａｌ配線１２上にはＴＥＯＳ酸化
膜等からなる層間絶縁膜１３を介してＡｌ配線１４、１
５が多数層形成されている。そして、最上部のＡｌ配線
１５は、Ｐ−ＴＥＯＳ膜１６とＰ−ＳｉＮ膜１７からな
る保護膜に覆われている。このような構造を有してＤＭ
ＯＳトランジスタが構成されている。次に、ＤＭＯＳト
ランジスタの製造工程を図２〜図７に示す。また、これ
らの図中に、ＤＭＯＳトランジスタの製造プロセス中に
用いるアライメントマークを示す。なお、本実施形態に
おいては、スクライブ領域にアライメントマークを形成
している。以下、図２〜図７に基づいてＤＭＯＳトラン
ジスタの製造方法について説明する。

【００２４】〔図２（ａ）に示す工程〕まず、ｐ型のシ
リコン基板１を用意する。次に、シリコン基板１上に熱
酸化膜３０を形成し、さらに熱酸化膜（ＳｉＯ₂ ）３０
上にシリコン窒化膜（ＳｉＮ）３１を形成する。そし
て、フォトリソグラフィ工程を経て、アライメントマー
クを作製する予定の領域及び素子分離用のＳＴＩ膜４の
形成予定領域上における熱酸化膜３０及びシリコン窒化
膜３１を開口させたのち、開口部からシリコン基板を所
定深さエッチング除去して、アライメントマークを形成
するためのトレンチ（溝）３２と素子分離用としてのト
レンチ３３をパターニングする。

【００２５】これらのトレンチ３２、３３は、素子部に
おける素子分離を十分に行えるように、０．３〜０．６
μｍ程度の深さで形成される。 〔図２（ｂ）に示す工程〕熱酸化によってトレンチ３
２、３３の内壁に熱酸化膜３２ａ、３３ａを形成したの
ち、ＴＥＯＳ膜３４をシリコン基板の全面に堆積し、ト
レンチ３２、３３をＴＥＯＳ膜３４で埋め込む。このと
き、ＴＥＯＳ膜３４としては、ＨＴＯ−ＴＥＯＳ、ＬＰ
−ＴＥＯＳ、及びＯ₃ −ＴＥＯＳ等を用いている。

【００２６】〔図２（ｃ）に示す工程〕ＣＭＰにて、シ
リコン窒化膜３１をストッパーとしてＴＥＯＳ膜３４を
全面研磨して平坦化する。これにより、ＴＥＯＳ膜３４
はシリコン窒化膜３１の表面と同等の高さとなる。この
ＴＥＯＳ膜３４のうち、トレンチ３２に位置するものが
アライメントマークを構成し、素子部のトレンチ３３に
位置するものがＳＴＩ膜４を構成する。

【００２７】〔図３（ａ）に示す工程〕シリコン窒化膜
３１を除去する。そして、フォトレジストを堆積すると
共に、フォトレジストのうちＰＭＯＳトランジスタ形成
予定領域を開口させたのち、熱酸化膜３０をスルー膜と
してｎ型不純物をイオン注入し、ｎ^- 型ウェル領域２を
形成する。さらに、フォトレジストを除去したのち、再
びフォトレジストを堆積し、上記と同様の工程を経てＮ
ＭＯＳトランジスタ形成予定領域にｐ^- 型ウェル領域３
を形成する。

【００２８】〔図３（ｂ）に示す工程〕ウェットエッチ
ングによってシリコン酸化膜３０を除去する。 〔図３（ｃ）に示す工程〕ドライブインと同時に、犠牲
酸化を行う。これにより、犠牲酸化膜３５が形成され
る。この犠牲酸化によって、ｎ^- 型ウェル領域２やｐ^-
型ウェル領域３の表面状態が良好になる。

【００２９】〔図４（ａ）に示す工程〕ウェハ表面全面
にフォトレジストを堆積すると共に、フォトレジストの
うちアライメントマーク３４ａ上の部分を開口させる。
そして、フォトレジストをマスクとしてエッチングを行
い、エッチングの時間を制御等によって、ＴＥＯＳ膜３
４ａを部分的に除去する。このとき、ＴＥＯＳ膜３４ａ
が０．１μｍ程度エッチングされるようにする。これに
より、トレンチ３２において、再び深さ０．１μｍ程度
の段差が形成される。

【００３０】〔図４（ｂ）に示す工程〕フォトレジスト
を除去したのち、ウェットエッチングによって犠牲酸化
膜３５を除去する。 〔図４（ｃ）に示す工程〕そして、さらに熱酸化を行い
ゲート酸化膜５を形成する。

【００３１】〔図５（ａ）に示す工程〕ゲート酸化膜５
上に厚さ０．３５μｍ程度のポリシリコン膜３６を成膜
する。このとき、トレンチ３２において段差が形成され
ているため、ポリシリコン膜３６にも段差が再現され
る。この段差が新たなアライメントマークを構成する。 〔図５（ｂ）に示す工程〕フォトリソグラフィ工程を経
て、ゲート電極６をパターニングする。このとき、フォ
トリソグラフィにおけるマスク合わせは、ポリシリコン
膜３６が構成する段差をアライメントマークとして検出
することによって行う。

【００３２】ここで、上述したように、ＴＥＯＳ膜３４
ａの深さを制御しているため、ポリシリコン膜３６が再
現する段差はアライメントマークが検出できる程度の深
さにされており、あまり大きくされていない。このた
め、フォーカスずれすることなく正確にアライメントマ
ークとしての段差を検出することができる。これによ
り、アライメントずれをなくし、ゲート電極６を正確な
位置に形成することができる。

【００３３】そして、ゲート電極６をパターニングする
と、再びトレンチ３２における段差が露出するため、ト
レンチ３２における段差をアライメントマークとして使
用する。 〔図５（ｃ）に示す工程〕熱酸化を行い、ゲート電極６
を熱酸化膜で覆う。そして、ＮＭＯＳトランジスタ形成
予定領域及びＰＭＯＳトランジスタ形成予定領域を順に
フォトレジストで覆い、ＰＭＯＳトランジスタ形成予定
領域にはｐ型不純物（例えばボロン）を斜めイオン注入
し、ＮＭＯＳトランジスタ形成予定領域にはｎ型不純物
（例えばリン）を斜めイオン注入する。これにより、熱
酸化膜で覆われたゲート電極６をマスクとしたイオン注
入が行われ、ゲート電極６の両側に電界緩和層１０が、
ゲート電極６の内側よりに形成される。

【００３４】さらに、ＮＭＯＳトランジスタ形成予定領
域及びＰＭＯＳトランジスタ形成予定領域を順にフォト
レジストで覆い、ＰＭＯＳトランジスタ形成予定領域に
はｐ型不純物（例えばボロン）を基板法線方向から高濃
度にイオン注入し、ＮＭＯＳトランジスタ形成予定領域
にはｎ型不純物（例えばＡｓ）を基板法線方向から高濃
度にイオン注入する。これにより、熱酸化膜で覆われた
ゲート電極６をマスクとしたイオン注入が行われ、ゲー
ト電極６の両側にソース８、ドレイン９が形成される。

【００３５】これによりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造が完成する。なお、熱酸化膜
は膜厚バラツキが少ないため、このようなバラツキが少
ないものをマスクとしてイオン注入を行うことにより、
電界緩和層１０やソース８、ドレイン９の形成位置のバ
ラツキを少なくすることができる。なお、通常のＬＤＤ
構造のように電界緩和層１０を形成後、側壁膜７を配置
し、高濃度ソース、ドレインを配置するようにしてもよ
い。

【００３６】次に、ＣＶＤ法によりＳｉＯ₂ をウェハ全
面に堆積したのち、ＲＩＥ法による異方性エッチングを
行い、ゲート電極６の側面に側壁膜７を形成する。 〔図６（ａ）に示す工程〕チタンシリサイド化工程を行
う。まず、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜
を順にウェハ全面に成膜し、さらにＡｒ雰囲気化で短時
間熱処理（ＲＴＡ）を行い、シリサイド化反応を起こさ
せて、ゲート電極６及びソース８・ドレイン９の露出表
面にそれぞれチタンシリサイド膜（ＴｉＳｉ膜）６ａ、
８ａ、９ａを形成する。なお、このシリサイド化の熱処
理温度はシリサイドの側壁膜７への這い上がり抑制、側
壁膜７のＳｉとの反応防止、Ｃ４９からＣ５４フェーズ
へのＴｉＳｉ₂ の変態抑制等の観点から７００℃以下の
比較的低温に設定されている。

【００３７】そして、アンモニア・過酸化水素水の混合
液で選択エッチングを行い、チタン膜及び窒化チタン膜
のうちシリサイド化反応を起こさなかった部分を除去す
る。これにより、チタンシリサイド膜６ａ、８ａ、９ａ
のみが残る。これにより、サリサイド構造が完成する。
なお、側壁膜７の勾配が急峻であり、側壁膜７の表面に
はチタン膜など堆積しにくいため、側壁膜７の表面に堆
積されたチタン膜等の膜厚は薄く、容易にエッチング除
去することができる。

【００３８】次に、サリサイド構造を完成させたのち、
８５０℃程度で２度目の短時間熱処理を行い、チタンシ
リサイド膜６ａ、８ａ、９ａを低抵抗化する。 〔図６（ｂ）に示す工程〕ウェハ表面全面に絶縁膜３７
を全面に堆積し、ＣＭＰにより平坦化する。このＣＭＰ
による平坦化によって、絶縁膜３７の表面が平坦化され
るため、トレンチ３２における段差がなくなるが、絶縁
膜３７は可視光を透過するため、段差がなくてもＴＥＯ
Ｓ膜３４ａの検出を行うことができる。

【００３９】〔図６（ｃ）に示す工程〕フォトリソグラ
フィ工程を経て、絶縁膜３７にコンタクトホール３７ａ
を形成すると同時に、素子形成領域以外の領域に段差を
形成するための開口部３７ｂを設け、本工程以降のアラ
イメントマークとして使用する。この開口部３７ｂの大
きさは、コンタクトホール３７よりも大きく設定してお
り、例えば１μｍ以上の径としている。以下、開口部３
７ｂをアライメントマークという。

【００４０】なお、図６（ｃ）においては、アライメン
トマーク３７ｂをアライメントマーク３４ａとは別断面
に形成している。 〔図７（ａ）に示す工程〕ウェハ表面全面にバリアメタ
ル３８を堆積する。バリアメタル３８としては、ＴｉＮ
単層構造のもの或いはＴｉとＴｉＮを順に積層した２層
構造のものを使用している。

【００４１】コンタクトホール３７ａを埋め込むよう
に、ウェハ全面にタングステン（Ｗ）３９を成膜したの
ち、エッチングを行い、コンタクトホール３７ａ内にお
けるタングステン３９を残す。このとき、素子部におけ
るコンタクトホール３７ａ内はタングステン３９で完全
に覆われて平坦化されるが、アライメントマーク３７ｂ
はコンタクトホール３７よりも大きめに設定されている
ため、タングステン３９で完全に覆われない状態とな
る。これにより、アライメントマーク３７ｂには段差が
残される。

【００４２】〔図７（ｂ）に示す工程〕１ｓｔメタル配
線形成のため、ウェハ表面全面にメタル４０を成膜す
る。メタル４０には、Ｔｉ、ＴｉＮ、及びＡｌＳｉＣｕ
からなる多層膜、或いはＴｉ、ＴｉＮ、及びＡｌＣｕか
らなる多層膜を用いている。このとき、可視光が透過し
ないメタル４０によってウェハ表面が覆われるが、アラ
イメントマーク３７ｂが段差を有しているため、メタル
４０を成膜しても段差部４０ａが再現され、この段差部
４０ａが新たなアライメントマークとなる。以下、段差
部４０ａをアライメントマークという。

【００４３】〔図７（ｃ）に示す工程〕アライメントマ
ーク４０ａを基準として、フォトリソグラフィ工程を行
い、１ｓｔメタル配線１２をパターニングする。このと
き、アライメントマーク４０ａが可視光で検出できる段
差を有しているため、アライメントずれが発生すること
なく、正確に１ｓｔメタル配線１２をパターニングする
ことができる。

【００４４】以下、１ｓｔメタル配線１２と同様の工程
を経て、２ｎｄメタル配線１４等を積層形成することに
よって、図１に示す半導体装置が完成する。このよう
に、ＣＭＰによる平坦化によってＴＥＯＳ膜３４ａが平
坦化された場合に、ＴＥＯＳ膜３４ａを部分的に除去し
て、トレンチ３２において段差が形成されるようにして
いるため、可視光が透過しないポリシリコン膜３６等が
堆積した場合においてもポリシリコン膜３６に再現され
た段差にて、フォトリソグラフィ工程のマスク合わせを
正確に行うことができる。

【００４５】これにより、アライメントずれをなくし、
ゲート電極６を正確な位置に形成することができ、製品
歩留りを良好にすることができる。なお、本実施形態で
は、サリサイド構造を有するＤＭＯＳトランジスタにお
いて、可視光が透過しないポリシリコン膜３６を成膜す
る前に再び段差を形成する例を示したが、可視光が透過
しない膜を成膜する前にＳＴＩプロセス及び平坦化プロ
セスを行うようなものであれば、上記方法によって同様
の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明にかかわる半導体装置の断面図である。

【図２】図１に示す半導体装置の製造工程を示す図であ
る。

【図３】図２に続く半導体装置の製造工程を示す図であ
る。

【図４】図３に続く半導体装置の製造工程を示す図であ
る。

【図５】図４に続く半導体装置の製造工程を示す図であ
る。

【図６】図５に続く半導体装置の製造工程を示す図であ
る。

【図７】図６に続く半導体装置の製造工程を示す図であ
る。

【図８】従来におけるＳＴＩプロセス及びＣＭＰプロセ
スを行った場合におけるアライメントマークの様子を示
す説明図である。

【図９】本発明者らの検討によるアライメントマークの
様子を示す説明図である。

【符号の説明】

１…シリコン基板、２…ｎ^- 型ウェル領域、３…ｐ^- 型
ウェル領域、４…ＳＴＩ膜、５…ゲート酸化膜、６…ゲ
ート電極、７…側壁酸化膜、８…ソース、９…ドレイ
ン、１０…電界緩和層１０、６ａ、８ａ、９ａ…シリサ
イド膜、１２…１ｓｔメタル配線、１４…２ｎｄメタル
配線、１５…３ｒｄメタル配線。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 基板（１）に形成されたアライメントマ
   ーク（３４ａ）を用いて位置合わせを行いつつ、前記基
   板に素子部を形成してなる半導体装置の製造方法におい
   て、 前記基板（１）のうち、前記アライメントマーク形成予
   定領域と前記素子部における素子分離領域とに、それぞ
   れ第１の所定深さを有する第１の溝（３２）と第２の溝
   （３３）を形成する工程と、 前記第１、第２の溝を覆うように前記基板上に絶縁膜
   （３４）を成膜し、該絶縁膜を平坦化する工程と、 前記第１の溝内に残った前記絶縁膜を前記第１の所定深
   さよりも浅い第２の所定深さまで除去し、前記第１の溝
   において段差を形成する工程と、 前記段差が形成された前記第１の溝を含む前記基板上
   に、導電性膜（３６）を成膜する工程と、 前記段差によって前記導電性膜に形成される段差をアラ
   イメントマークとしてフォトリソグラフィにおけるマス
   ク合わせを行い、前記導電性膜をパターニングして、前
   記素子部における配線部（６）を形成する工程と、を備
   えていることを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記導電性膜を成膜する工程は、前記素
   子部におけるゲート電極を形成するためのポリシリコン
   膜を成膜する工程であることを特徴とする請求項１に記
   載の半導体装置の製造方法。
3. 【請求項３】 前記第１の溝に段差を形成する工程で
   は、前記第２の所定深さとして、前記絶縁膜を０．１μ
   ｍ程度までエッチング除去を行い、 前記導電性膜としてポリシリコン膜を成膜する工程で
   は、前記ポリシリコン膜を０．３５μｍ程度の膜厚で成
   膜することを特徴とする請求項２に記載の半導体装置の
   製造方法。
4. 【請求項４】 基板に形成されたアライメントマークを
   用いて位置合わせを行いつつ、前記基板にゲート電極
   （６）、ソース（８）、ドレイン（９）を備えた素子部
   を形成してなる半導体装置の製造方法において、 前記基板のうち、前記アライメントマーク形成予定領域
   と前記素子部における素子分離領域とに、それぞれ第１
   の溝（３２）と第２の溝（３３）を形成する工程と、 前記第１、第２の溝を覆うように前記基板上に絶縁膜
   （３４）を成膜し、該絶縁膜を平坦化することで、前記
   第１の溝内に前記絶縁膜を残すと共に、前記第２の溝に
   内に前記絶縁膜からなる素子分離層（４）を形成する工
   程と、 前記第１の溝内に残った前記絶縁膜を前記第１の所定深
   さよりも浅い第２の所定深さまで除去し、前記第１の溝
   において段差を形成する工程と、 前記段差が形成された前記第１の溝を含む前記基板上
   に、ゲート絶縁膜を成膜したのち、該ゲート絶縁膜上に
   導電性膜（３６）を成膜する工程と、 前記段差によって前記導電性膜に形成される段差をアラ
   イメントマークとしてフォトリソグラフィにおけるマス
   ク合わせを行い、前記導電性膜をパターニングして、前
   記素子部における前記ゲート電極を形成する工程と、 前記ゲート電極の両側における前記基板の表層部に前記
   ソース、ドレインを形成する工程と、 前記ゲート電極を含む前記基板の上に前記素子部と電気
   的に接続される配線層を形成する工程とを備えているこ
   とを特徴とする半導体装置の製造方法。