JP2005026660A - 半導体素子の整列マーク製造方法 - Google Patents

半導体素子の整列マーク製造方法 Download PDF

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Abstract

【課題】素子分離膜と周辺層との段差によるコントラストを増加させ、整列マークに対する認識性能の向上を図る。
【解決手段】半導体基板上にパッド酸化膜とパッド窒化膜とを順次に形成し、これらを選択的にエッチングして半導体基板を露出させるパッド窒化膜パターンが形成される。このパッド窒化膜パターンをマスクとして半導体基板を所定の深さでエッチングすることにより整列マーク用トレンチが形成される。その後、全体表面に素子分離用酸化膜を形成し、パッド窒化膜パターンが露出するように素子分離用酸化膜を平坦化エッチングすることにより素子分離膜が形成される。さらに、素子分離膜を所定の深さでエッチングして整列マークが形成され、最後にパッド窒化膜パターンを除去する。
【選択図】図１

Description

本発明は、半導体素子の整列マーク製造方法に関するもので、特にＳＴＩ(Shallow Trench Isolation)工程を利用した整列マーク形成工程において、パッド窒化膜除去前に素子分離膜を所定の深さでエッチングすることによってコントラストを増加させて整列マークに対する認識性能の向上を図り、究極的には歩留まり及び素子の信頼性を向上させることができる半導体素子の整列マーク製造方法に関するものである。
一般的に、半導体素子は、素子が形成される活性領域と、活性領域を分離する素子分離領域とに区分することができる。これらの領域を形成するためには、後続工程でマスクを正確に整列させる必要があり、これを実現するために整列マークを半導体基板上に形成する。この整列マーク製造方法の一つとしてＳＴＩトレンチを利用した方法が挙げられ、具体的には、ＳＴＩトレンチを形成し、これを酸化膜に埋め込んで素子分離膜を形成した後、素子分離膜と周辺層との段差によるコントラストを比較することで整列が行われる。
以下、従来発明による半導体素子の整列マーク製造方法に関して、図４〜図６を参照しながら詳しく説明する。この際、図４〜図６には、整列マーク領域だけを図示することとする。
まず始めに、半導体基板１０上にパッド酸化膜（図示省略）とパッド窒化膜（図示省略）とが順次に形成された後、素子分離マスク（図示省略）を利用した写真エッチング工程により、パッド窒化膜及びパッド酸化膜をエッチングして、パッド窒化膜パターン１４とパッド酸化膜パターン１２とが形成される。
次に、パッド窒化膜パターン１４によって露出されている半導体基板１０を一定の深さでエッチングすることにより整列マーク用トレンチ１６が形成され、その後、ウェル酸化膜１８とライナー窒化膜２０とが整列マーク用トレンチ１６の内壁に形成される。
さらに、整列マーク用トレンチ１６を前記構造の全表面に埋め込む素子分離膜用酸化膜（図示省略）が形成され、パッド窒化膜パターン１４が露出するまで平坦化エッチングすることにより図４に示す素子分離膜２２が形成される。
その後、図５に示すように、パッド窒化膜パターン１４が除去され、最後に整列マークマスクを利用した写真エッチング工程により素子分離膜２２を所定の厚さでエッチングすることで、図６に示す整列マーク２４が形成される。
このようにして形成された整列マークと周辺層との間には、図７に示すような段差が存在し、後続の工程でマスクを整列する方法は、この段差によって発生するコントラスト比を認識することで遂行される。即ち、図４〜図６に図示された整列マーク製造方法の場合、素子分離膜を一定の厚さでエッチングして活性領域と段差とを増加させることによって、コントラスト比を増加させている。
しかしながら、高選択性スラリーを利用するＣＭＰ（Chemical Mechanical Polishing）工程の場合では、ギャップ−ピール特性を考慮してパッド窒化膜を薄く形成するため、図８に示すように、パッド窒化膜除去工程で段差がほとんど発生しなくなる。従って、素子分離膜と活性領域の段差が十分ではなく、コントラストを利用した整列方法が容易に行われないという問題点がある。
本発明は、前記した点を鑑みてなされたものであり、パッド窒化膜除去前に素子分離膜を所定の深さでエッチングすることで、コントラストを増加させて整列マークに対する認識性能を向上させ、究極的には、歩留まり及び素子の信頼性を向上させることができる半導体素子の整列マーク製造方法を提供することを目的とする。
請求項１に記載の発明に係る半導体素子の整列マーク製造方法は、
半導体基板上にパッド酸化膜とパッド窒化膜とを順次に形成する工程と、
前記パッド窒化膜とパッド酸化膜とを選択的にエッチングして素子分離領域に予定されている部分の半導体基板を露出させるパッド窒化膜パターンを形成する工程と、
前記パッド窒化膜パターンをマスクとして前記半導体基板を所定の深さでエッチングして整列マーク用トレンチを形成する工程と、
全体表面上部に前記トレンチを埋め込む素子分離用酸化膜を形成する工程と、
前記パッド窒化膜パターンが露出するように前記素子分離用酸化膜を平坦化エッチングして素子分離膜を形成する工程と、
前記素子分離膜を所定の深さでエッチングして整列マークを形成する工程と、
前記パッド窒化膜パターンを除去する工程とを具備することを特徴とする。
請求項２に記載の発明に係る半導体素子の整列マーク製造方法は、前記整列マーク用トレンチの深さが、２０００〜１００００Åであることを特徴とする。
請求項３に記載の発明に係る半導体素子の整列マーク製造方法は、前記パッド窒化膜の厚さが、３００〜２０００Åであることを特徴とする。
請求項４に記載の発明に係る半導体素子の整列マーク製造方法は、前記素子分離用酸化膜の厚さが、４０００〜１５０００Åであることを特徴とする。
請求項５に記載の発明に係る半導体素子の整列マーク製造方法は、前記平坦化エッチングして素子分離膜を形成する工程が、パッド窒化膜と素子分離用酸化膜間のエッチング選択比が１：１０〜１：２００であるスラリーを使って行われるＣＭＰ工程であることを特徴とする。
請求項６に記載の発明に係る半導体素子の整列マーク製造方法は、前記ＣＭＰ工程後のパッド窒化膜パターンの厚さが、２００〜１０００Åであることを特徴とする。
請求項７に記載の発明に係る半導体素子の整列マーク製造方法は、前記パッド窒化膜パターンを除去する工程が、りん酸を使う洗浄工程であることを特徴とする。
本発明に係る半導体素子の整列マーク製造方法は、ＳＴＩ工程を利用した整列マーク形成工程においてパッド窒化膜を除去する前に、素子分離膜を所定の深さでエッチングすることによって素子分離膜と活性領域との間の十分な段差を発生させるので、整列マークの認識を容易にして誤整列を防止することが可能となり、これによって、歩留まり及び素子の信頼性の向上を図ることができる。
以下、本発明に係る半導体素子の整列マーク製造方法に関して図１〜図３を参照しながら詳しく説明する。この際、図１〜図３には、整列マーク領域だけを図示することとする。
まず始めに、シリコンウェーハなどの半導体基板３０上にパッド酸化膜（図示省略）とパッド窒化膜（図示省略）とが順次に形成された後、素子分離マスク（図示省略）を利用した写真エッチング工程により、前記パッド窒化膜及びパッド酸化膜をエッチングしてパッド窒化膜パターン３４とパッド酸化膜パターン３２とが形成される。
次に、パッド窒化膜パターン３４によって露出している半導体基板３０を一定の深さでエッチングして、整列マーク用トレンチ３６が形成される。
なお、整列マーク用トレンチ３６は、２０００〜１００００Åの深さで形成されることが望ましく、前記パッド窒化膜は３００〜２０００Åの厚さで形成されることが望ましい。
さらに、整列マーク用トレンチ３６の内壁にウェル酸化膜３８とライナー窒化膜４０とが形成され、全表面に整列マーク用トレンチ３６を埋め込む素子分離膜用酸化膜（図示省略）が形成される。その後、パッド窒化膜パターン３４が露出するまで平坦化エッチングすることにより、図２に示す素子分離膜４２が形成される。
なお、素子分離膜４２は、４０００〜１５０００Åの厚さで形成されることが望ましく、前記平坦化エッチング工程は、窒化膜と酸化膜との間のエッチング選択比が１：１０〜１：２００になる高選択比スラリーを使うＣＭＰ工程であることが望ましい。
また、前記平坦化エッチング工程後に残っているパッド窒化膜パターン３４の厚さは、２００〜１０００Åであることが望ましい。
最後に、整列マークマスクを利用した写真エッチング工程により素子分離膜４２を所定の厚さでエッチングして、図３に示す整列マーク４４が形成される。
なお、りん酸などを利用した洗浄工程により、図１に示すようにパッド窒化膜パターン３４が除去されることが望ましい。
以上より、本実施例における半導体素子の整列マーク製造方法によれば、素子分離膜と活性領域との間の十分な段差を発生させることでコントラストを増加させるので、整列マークに対する認識性能を向上することが可能であり、これによって、歩留まり及び素子の信頼性の向上を図ることができる。
本発明に係る半導体素子の整列マーク製造方法における素子分離膜の洗浄工程を図示した縦断面図である。 本発明に係る半導体素子の整列マーク製造方法における素子分離膜の形成工程を図示した縦断面図である。 本発明に係る半導体素子の整列マーク製造方法におけるエッチング工程を図示した縦断面図である。 従来技術による半導体素子の整列マーク製造方法における素子分離膜の形成工程を図示した縦断面図である。 従来技術による半導体素子の整列マーク製造方法における素子分離膜の除去工程を図示した縦断面図である。 従来技術による半導体素子の整列マーク製造方法におけるエッチング工程を図示した縦断面図である。 多様な形態の整列マークの平面図である。 従来技術により形成された整列マークの縦断面図である。
符号の説明
３０ 半導体基板
３２ パッド酸化膜
３４ パッド窒化膜
３６ トレンチ
３８ ウェル酸化膜
４０ ライナー窒化膜
４２ 素子分離膜

Claims (7)

  1. 半導体基板上にパッド酸化膜とパッド窒化膜とを順次に形成する工程と、
    前記パッド窒化膜とパッド酸化膜とを選択的にエッチングして素子分離領域に予定されている部分の半導体基板を露出させるパッド窒化膜パターンを形成する工程と、
    前記パッド窒化膜パターンをマスクとして前記半導体基板を所定の深さでエッチングして整列マーク用トレンチを形成する工程と、
    全体表面上部に前記トレンチを埋め込む素子分離用酸化膜を形成する工程と、
    前記パッド窒化膜パターンが露出するように前記素子分離用酸化膜を平坦化エッチングして素子分離膜を形成する工程と、
    前記素子分離膜を所定の深さでエッチングして整列マークを形成する工程と、
    前記パッド窒化膜パターンを除去する工程とを具備することを特徴とする半導体素子の整列マーク製造方法。
  2. 前記整列マーク用トレンチの深さが、２０００〜１００００Åであることを特徴とする請求項１に記載の半導体素子の整列マーク製造方法。
  3. 前記パッド窒化膜の厚さが、３００〜２０００Åであることを特徴とする請求項１に記載の半導体素子の整列マーク製造方法。
  4. 前記素子分離用酸化膜の厚さが、４０００〜１５０００Åであることを特徴とする請求項１に記載の半導体素子の整列マーク製造方法。
  5. 前記平坦化エッチングして素子分離膜を形成する工程が、パッド窒化膜と素子分離用酸化膜間のエッチング選択比が１：１０〜１：２００であるスラリーを使って行われるＣＭＰ工程であることを特徴とする請求項１に記載の半導体素子の整列マーク製造方法。
  6. 前記ＣＭＰ工程後のパッド窒化膜パターンの厚さが、２００〜１０００Åであることを特徴とする請求項５に記載の半導体素子の整列マーク製造方法。
  7. 前記パッド窒化膜パターンを除去する工程が、りん酸を使う洗浄工程であることを特徴とする請求項１に記載の半導体素子の整列マーク製造方法。
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