JP2008103501A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】素子分離膜に導電膜を埋め込む際に、素子分離膜の上面及び導電膜の上面の平坦性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に素子分離膜２を埋め込む工程と、素子分離膜２に溝２ａを形成する工程と、溝２ａ内及び素子分離膜２上に第１の導電膜２０を形成する工程と、溝２ａ内に位置する第１の導電膜２０上に第１のマスク膜５１を形成する工程と、第１のマスク膜５１をマスクとしたエッチングを行うことにより、素子分離膜２上に位置する第１の導電膜２０を除去する工程と、第１のマスク膜５１を除去する工程とを具備する。溝２ａの深さは第１の導電膜２０の厚さと略等しいのが好ましい。
【選択図】図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、素子分離膜に導電膜を埋め込む際に、素子分離膜の上面及び導電膜の上面の平坦性を向上させることができる半導体装置の製造方法及び半導体装置に関する。

図４の各図は、トランジスタと容量素子を具備する半導体装置の従来の製造方法を説明する為の断面図である。まず図４（Ａ）に示すように、シリコン基板１００に素子分離膜１０２を埋め込む。次いで素子分離膜１０２に溝１０２ａを形成し、さらに溝１０２ａ内、素子分離膜１０２上、及びシリコン基板１００上にポリシリコン膜１２０を形成する。

次いで、図４（Ｂ）に示すように、素子分離膜１０２上及びシリコン基板１００上に位置するポリシリコン膜１２０をＣＭＰ法により除去する。これにより、溝１０２ａ内には容量素子の下部電極１２０ａが埋め込まれる（例えば特許文献１参照）。

次いで、図４（Ｃ）に示すように、下部電極１２０ａの表面を酸化して絶縁膜１２１を形成する。次いで、ゲート絶縁膜１０３を形成する。次いで絶縁膜１２１上、及びゲート絶縁膜１０３上を含む全面上にポリシリコン膜を形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず））を形成し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いでこのレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、絶縁膜１２１上には容量素子の上部電極１０４ａが形成され、ゲート絶縁膜１０３上にはゲート電極１０４ｂが形成される。

その後、レジストパターンを除去する。次いで、低濃度不純物領域１０６、サイドウォール１０５、並びにソース及びドレインとなる２つの不純物領域１０７を形成する。

特開２０００−３４０６４５号公報（図２）

上記した従来方法では、素子分離膜に形成された溝に下部電極等の導電膜(例えばポリシリコン膜)を埋め込む際に、ＣＭＰ法を用いている。この工程において、素子分離膜上や半導体基板上に導電膜を残存させないことを目的として、過剰研磨を行う必要がある。しかし、過剰研磨が行われる段階において、被研磨面には少なくとも導電膜と素子分離膜の２種類の材質が存在するが、ＣＭＰ法では導電膜を高い選択比で研磨することは難しかった。このため、被研磨面（すなわち導電膜の上面と素子分離膜の上面）の平坦性を十分に向上させることが難しかった。

このため、被研磨面上に形成される導電膜（例えばポリシリコン膜）及び導電膜上に形成されるフォトレジスト膜の平坦性が低下し、フォトレジスト膜を露光及び現像して形成されるレジストパターンの製造寸法が、設計寸法に対して誤差を生じていた。その結果、ゲート電極の製造寸法が、設計寸法に対して誤差が大きくなっていた。

本発明は上記のような事情を考慮してなされたものであり、その目的は、素子分離膜に導電膜を埋め込む際に、素子分離膜の上面及び導電膜の上面の平坦性を向上させることができる半導体装置の製造方法及び半導体装置を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜を埋め込む工程と、
前記素子分離膜に溝を形成する工程と、
前記溝内及び前記素子分離膜上に第１の導電膜を形成する工程と、
前記溝内に位置する前記第１の導電膜上に第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとしたエッチングを行うことにより、前記素子分離膜上に位置する前記第１の導電膜を除去する工程と、
前記第１のマスク膜を除去する工程とを具備する。
前記溝の深さは前記第１の導電膜の厚さと略等しいのが好ましい。

ＣＭＰ法と比較してエッチングは、絶縁膜に対する導電膜の選択比を大きくすることができる。従って、前記素子分離膜上に位置する前記第１の導電膜を除去した後において、前記溝内に位置する前記第１の導電膜の上面と前記素子分離膜の上面の平坦性を、ＣＭＰ法を用いる従来例と比較して高くすることができる。

前記溝内に位置する前記第１の導電膜が容量素子の下部電極であり、前記素子分離膜を埋め込む工程において、トランジスタが形成される素子領域が他の領域から分離される場合、前記第１の導電膜を除去する工程の後に、前記下部電極の表面に容量素子の絶縁膜を形成する工程と、前記素子領域に位置する半導体基板上にゲート絶縁膜を形成する工程と、前記素子分離膜上、前記ゲート絶縁膜上、及び前記容量素子の絶縁膜上に第２の導電膜を形成する工程と、前記ゲート絶縁膜の上方に位置する前記第２の導電膜上、及び前記容量素子の絶縁膜の上方に位置する前記第２の導電膜上に第２のマスク膜を形成する工程と、前記第２のマスク膜をマスクとしたエッチングを行い、前記素子分離膜上に位置する前記第２の導電膜を除去することにより、前記ゲート絶縁膜上に位置するゲート電極、及び前記容量素子の絶縁膜上に位置する上部電極を形成する工程と、前記第２のマスク膜を除去する工程とを具備してもよい。

また、前記溝内に位置する前記第１の導電膜は抵抗素子であり、前記素子分離膜を埋め込む工程において、トランジスタが形成される素子領域が他の領域から分離される場合、前記第１の導電膜を除去する工程の後に、前記素子領域に位置する半導体基板上にゲート絶縁膜を形成する工程と、前記素子分離膜上、前記ゲート絶縁膜上、及び前記抵抗素子上に第２の導電膜を形成する工程と、前記ゲート絶縁膜の上方に位置する前記第２の導電膜上に第２のマスク膜を形成する工程と、前記第２のマスク膜をマスクとしたエッチングを行い、前記素子分離膜及び前記抵抗素子それぞれ上に位置する前記第２の導電膜を除去することにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、前記第２のマスク膜を除去する工程とを具備してもよい。

本発明に係る半導体基板は、半導体基板に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に位置する半導体基板に形成されたトランジスタと、
前記素子分離膜に形成された溝と、
前記溝内のうち、該溝の周辺部を除いた領域に埋め込まれた容量素子の下部電極と、
前記溝内のうち、該溝の周辺部に埋め込まれた絶縁膜とを具備する。

本発明に係る他の半導体装置は、半導体基板に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
前記素子領域に位置する半導体基板に形成されたトランジスタと、
前記素子分離膜に形成された溝と、
前記溝内のうち、該溝の周辺部を除いた領域に埋め込まれた抵抗素子と、
前記溝内のうち、該溝の周辺部に埋め込まれた絶縁膜と、
を具備する。

以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法により製造される半導体装置は、トランジスタ及び容量素子を有する。

まず図１（Ａ）に示すように、シリコン基板１に溝を形成し、この溝に、シリコン酸化膜からなる素子分離膜２を埋め込む。これにより、トランジスタが形成される素子領域が、他の領域から分離される。次いで、素子分離膜２上及びシリコン基板１上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、素子分離膜２の一部上に位置するフォトレジスト膜５０が除去される。次いで、フォトレジスト膜５０をマスクとして素子分離膜２をエッチングする。これにより、素子分離膜２には溝２ａが形成される。溝２ａは、素子領域に近接している（例えば最短距離が１０μｍ以下）。溝２ａの深さは、後述する下部電極２０ａの厚さと略等しいのが好ましいが、これより少し浅くても良い。

その後、図１（Ｂ）に示すようにフォトレジスト膜５０を除去する。次いで、溝２ａ内、素子分離膜２上及びシリコン基板１上にポリシリコン膜２０を形成する。

次いで、図１（Ｃ）に示すように、ポリシリコン膜２０上にフォトレジスト膜５１を形成し、フォトレジスト膜５１を露光及び現像する。これにより、フォトレジスト膜５１は、溝２ａのうち周縁部を除いた領域の上方に位置する部分を除いて除去される。次いで、フォトレジスト膜５１をマスクとしてポリシリコン膜２０をエッチングする。このエッチングは、ウェットエッチングでも良いしドライエッチングでも良い。これによりポリシリコン膜２０は、素子分離膜２上に位置する部分、シリコン基板１上に位置する部分、及び溝２ａ内の周縁部に位置する部分が除去される。このようにして、溝２ａ内には容量素子の下部電極２０ａが形成される。下部電極２０ａと溝２ａの側壁の間には隙間がある。

ＣＭＰ法と比較してエッチングは、シリコン酸化膜に対するポリシリコンの選択比を大きくすることができる。従って、下部電極２０ａの上面と素子分離膜２の上面の平坦性を、ＣＭＰ法を用いる従来例と比較して高くすることができる。

その後、図１（Ｄ）に示すように、フォトレジスト膜５１を除去する。次いで、素子領域に位置するシリコン基板１を保護膜（図示せず）で覆った後、下部電極２０ａの表面を熱酸化する。これにより、下部電極２０ａの表面には絶縁膜２１が形成される。その後、保護膜を除去する。

次いで、下部電極２０ａ及び絶縁膜２１を保護膜（図示せず）で覆った後、素子領域に位置するシリコン基板１の表面を熱酸化する。これにより、ゲート絶縁膜３が形成される。その後、保護膜を除去する。

次いで、図２（Ａ）に示すように、絶縁膜２１上、ゲート絶縁膜３上、及び素子分離膜２上にポリシリコン膜４を形成する。

次いで、図２（Ｂ）に示すように、ポリシリコン膜４上にフォトレジスト膜５２を塗布し、フォトレジスト膜５２を露光及び現像する。これにより、フォトレジスト膜５２は、絶縁膜２１の上方に位置する部分、及びゲート絶縁膜３の一部の上方に位置する部分を除いて除去される。次いで、フォトレジスト膜５２をマスクとしてポリシリコン膜４をエッチングする。これにより、ポリシリコン膜４のうちフォトレジスト膜５２に覆われていない部分は除去され、絶縁膜２１上に位置する上部電極４ａ、及びゲート絶縁膜３上に位置するゲート電極４ｂが形成される。
このようにして、素子分離膜２には下部電極２０ａ、絶縁膜２１、及び上部電極４ａを有する容量素子が形成される。

上記したように、下部電極２０ａの上面と素子分離膜２の上面の平坦性は、従来例と比較して高い。このため、フォトレジスト膜５２の平坦性が向上し、露光及び現像後のフォトレジスト膜５２の製造寸法の設計寸法に対する誤差が従来と比較して小さくなる。その結果、ゲート電極４ｂの製造寸法の設計寸法に対する誤差が従来と比較して小さくなる。

その後、図２（Ｃ）に示すようにフォトレジスト膜５２を除去する。次いで、素子分離膜２及びゲート電極４ｂをマスクとして、素子領域に位置するシリコン基板１に不純物を導入する。これにより、素子領域には２つの低濃度不純物領域６が形成される。次いで、ゲート電極４ｂ上を含む全面上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ｂの側壁はサイドウォール５で覆われる。なお本工程によって上部電極４ａ、絶縁膜２１及び下部電極２０ａの側壁もサイドウォールで覆われる。次いで、素子分離膜２、ゲート電極４ｂ、及びサイドウォール５をマスクとして、素子領域に位置するシリコン基板１に不純物を導入する。これにより、素子領域にはソース及びドレインとなる２つの不純物領域７が形成される。
このようにして、素子領域に位置するシリコン基板にはトランジスタが形成される。

次いで、図２（Ｄ）に示すように、容量素子上及びトランジスタ上を含む全面上に層間絶縁膜８を形成する。本工程において、容量素子と溝２ａの間の隙間は層間絶縁膜８によって埋められる。次いで、層間絶縁膜８上にレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には接続孔が形成される。接続孔は、例えば上部電極４ａ上及びゲート電極４ｂ上それぞれに形成される。

次いで、接続孔それぞれの中及び層間絶縁膜８上にタングステン膜を形成し、層間絶縁膜８上に位置するタングステン膜を例えばＣＭＰ法により除去する。これにより、タングステンプラグ９ａ，９ｂが形成される。タングステンプラグ９ａは例えば上部電極４ａ上に位置しており、タングステンプラグ９ｂは例えばゲート電極４ｂ上に位置している。次いで、層間絶縁膜８上及びタングステンプラグ９ａ，９ｂ上にＡｌ合金膜を形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜８にはＡｌ合金配線１０ａ，１０ｂが形成される。Ａｌ合金配線１０ａはタングステンプラグ９ａに接続しており、Ａｌ合金配線１０ｂはタングステンプラグ９ｂに接続している。

以上、本発明の第１の実施形態によれば、素子分離膜２に形成された溝２ａ内に容量素子の下部電極２０ａを形成する際に、ＣＭＰ法ではなくエッチング法を用いている。このエッチング法はＣＭＰ法と比較して、シリコン酸化膜に対するポリシリコンの選択比を大きくすることができる。従って、下部電極２０ａの上面と素子分離膜２の上面の平坦性を、ＣＭＰ法を用いる従来例と比較して高くして、ポリシリコン膜４上に形成されるフォトレジスト膜５２の露光後の寸法の、設計寸法に対する誤差を小さくすることができる。このため、ゲート電極４の寸法は、設計寸法に対して誤差が小さくなる。

図３の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、容量素子の代わりに抵抗素子を有する点が、第１の実施形態によって製造される半導体装置と異なる。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず図３（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込み、溝２ａを形成する。次いで溝２ａ内にポリシリコン抵抗３０を形成する。ポリシリコン抵抗３０の形成方法は、第１の実施形態において溝２ａ内に下部電極２０ａを形成する方法と同様である。

次いで、図３（Ｂ）に示すように、ゲート絶縁膜３、ゲート電極４ｂ、低濃度不純物領域６、サイドウォール５、及び不純物領域７を形成する。これらの形成方法は第１の実施形態と同様である。ただし、絶縁膜２１及び上部電極４ａは形成されない。

次いで、図３（Ｃ）に示すように、層間絶縁膜８、タングステンプラグ９ａ，９ｂ、及びＡｌ合金配線１０ａ，１０ｂを形成する。これらの形成方法は第１の実施形態と同じである。ただしタングステンプラグ９ａは、ポリシリコン抵抗３０上に位置している。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

各図は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。 各図は、図１の次の工程を説明する為の断面図。 各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。 各図は、従来の半導体装置の製造方法を説明する為の断面図。

符号の説明

１，１００…シリコン基板、２，１０２…素子分離膜、２ａ，１０２ａ…溝、３，１０３…ゲート絶縁膜、４，２０，１２０…ポリシリコン膜、４ａ，１０４ａ…上部電極、４ｂ，１０４ｂ…ゲート電極、５，１０５…サイドウォール、６，１０６…低濃度不純物領域、７，１０７…不純物領域、８…層間絶縁膜、９ａ，９ｂ…タングステンプラグ、１０ａ，１０ｂ…Ａｌ合金配線、２０ａ，１２０ａ…下部電極、２１，１２１…絶縁膜、３０…ポリシリコン抵抗、５０，５１，５２…フォトレジスト膜

Claims (6)

1. 半導体基板に素子分離膜を埋め込む工程と、
   前記素子分離膜に溝を形成する工程と、
   前記溝内及び前記素子分離膜上に第１の導電膜を形成する工程と、
   前記溝内に位置する前記第１の導電膜上に第１のマスク膜を形成する工程と、
   前記第１のマスク膜をマスクとしたエッチングを行うことにより、前記素子分離膜上に位置する前記第１の導電膜を除去する工程と、
   前記第１のマスク膜を除去する工程と、
   を具備する半導体装置の製造方法。
2. 前記溝内に位置する前記第１の導電膜は、容量素子の下部電極であり、
   前記素子分離膜を埋め込む工程において、トランジスタが形成される素子領域が他の領域から分離され、
   前記第１の導電膜を除去する工程の後に、
   前記下部電極の表面に容量素子の絶縁膜を形成する工程と、
   前記素子領域に位置する半導体基板上にゲート絶縁膜を形成する工程と、
   前記素子分離膜上、前記ゲート絶縁膜上、及び前記容量素子の絶縁膜上に第２の導電膜を形成する工程と、
   前記ゲート絶縁膜の上方に位置する前記第２の導電膜上、及び前記容量素子の絶縁膜の上方に位置する前記第２の導電膜上に第２のマスク膜を形成する工程と、
   前記第２のマスク膜をマスクとしたエッチングを行い、前記素子分離膜上に位置する前記第２の導電膜を除去することにより、前記ゲート絶縁膜上に位置するゲート電極、及び前記容量素子の絶縁膜上に位置する上部電極を形成する工程と、
   前記第２のマスク膜を除去する工程と、
   を具備する請求項１に記載の半導体装置の製造方法。
3. 前記溝内に位置する前記第１の導電膜は抵抗素子であり、
   前記素子分離膜を埋め込む工程において、トランジスタが形成される素子領域が他の領域から分離され、
   前記第１の導電膜を除去する工程の後に、
   前記素子領域に位置する半導体基板上にゲート絶縁膜を形成する工程と、
   前記素子分離膜上、前記ゲート絶縁膜上、及び前記抵抗素子上に第２の導電膜を形成する工程と、
   前記ゲート絶縁膜の上方に位置する前記第２の導電膜上に第２のマスク膜を形成する工程と、
   前記第２のマスク膜をマスクとしたエッチングを行い、前記素子分離膜及び前記抵抗素子それぞれ上に位置する前記第２の導電膜を除去することにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
   前記第２のマスク膜を除去する工程と、
   を具備する請求項１に記載の半導体装置の製造方法。
4. 前記溝の深さは前記第１の導電膜の厚さと略等しい請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
5. 半導体基板に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
   前記素子領域に位置する半導体基板に形成されたトランジスタと、
   前記素子分離膜に形成された溝と、
   前記溝内のうち、該溝の周辺部を除いた領域に埋め込まれた容量素子の下部電極と、
   前記溝内のうち、該溝の周辺部に埋め込まれた絶縁膜と、
   を具備する半導体装置。
6. 半導体基板に埋め込まれ、素子領域を他の領域から分離する素子分離膜と、
   前記素子領域に位置する半導体基板に形成されたトランジスタと、
   前記素子分離膜に形成された溝と、
   前記溝内のうち、該溝の周辺部を除いた領域に埋め込まれた抵抗素子と、
   前記溝内のうち、該溝の周辺部に埋め込まれた絶縁膜と、
   を具備する半導体装置。

Images