JP3688860B2 - 半導体集積回路の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フィールドシールド法による素子間分離が行われる半導体集積回路の製造方法に関するもので、特に、ゲート酸化膜、ゲート電極及び保護用酸化膜が積層されたゲート構造の厚みを減少させることにより、このゲート構造の側壁に対するサイドウォールや、ソース、ドレイン電極の形成を容易にした製造方法の改良に関するものである。
【０００２】
【従来技術】
半導体集積回路の技術分野では、素子間分離方法の一つとして、フィールドシールド法が採用されている。このフィールドシールド法では、互いに隣接するＭＯＳトランジスタのソース／ドレイン拡散層をまたぐ素子間分離領域内に素子間分離用ＭＯＳトランジスタが形成される。この素子間分離用ＭＯＳトランジスタの上方には、配線層が形成される場合が多い。このような構造の半導体集積回路の製造方法を図３を参照して説明する。
【０００３】
まず、図３の（Ａ）に示すように、ｐ型シリコン基板２００の表面にドレイン拡散層ｎ＋とソース拡散層ｎ＋とを形成したのち、全面に厚み３００Å〜６００Åのゲート酸化膜２０１、厚み１０００Å〜２０００Åのポリシリコンのゲート電極２０２、厚み１０００Å〜３０００Åの保護用の酸化膜２０３を形成するためのシリコン酸化膜やポリシリコン膜を形成したのち、素子間分離領域によって囲まれる素子形成領域に対してエッチングを行うことにより、ゲート酸化膜２０１、ゲート電極２０２及び保護用酸化膜２０３が同順に積層された素子間分離用ＭＯＳトランジスタのゲート構造を形成すると共に、素子形成領域内のシリコン基板２００の表面を露出させる。引き続き、上記素子分離用ＭＯＳトランジスタのゲート構造の側壁に絶縁物のサイドウォール２０４を形成する。
【０００４】
次に、図３の（Ｂ）に示すように、素子形成領域のシリコン基板２００の表面にゲート酸化膜を形成するための厚み１００Å〜２００Åの酸化シリコン膜２０５’を形成したのち、この上にゲート電極を形成するするための厚み２０００Å〜６０００Åのポリシリコン膜２０６’を全面に形成する。続いて、ゲート電極形成用のポリシリコン膜２０６’を素子間分離領域の保護用酸化膜２０３の表面が露出するまで化学機械的研磨を行ったのち、図３の（Ｃ）に示すように、素子間分離領域の上部に配線層２０９を形成するための厚み１０００Å〜２０００Åの厚みのポリシリコン膜２０９’と、この配線層上に保護用の酸化膜を形成するための厚み１０００Å〜３０００Åのシリコン酸化膜２０７’を全表面に形成する。
【０００５】
次に、フォトレジストを塗布しパターンを転写したものをマスクとして、酸化シリコン膜２０７’をエッチングすることによりパターン化された酸化膜２０７を形成し、フォトジストを除去した後、図２の（Ｄ）に示すように、パターン化された酸化膜２０７をマスクとして、ポリシリコン膜２０９’をエッチングすることにより、素子間分離領域の上方に配線層２０９とその上層の保護用酸化膜２０７を形成する。この際、素子形成領域のゲート電極２０６の上方にも上層のゲート電極２０９と保護用の酸化膜２０７が形成される。
【０００６】
次に、配線層２０９とその上層の保護用の酸化膜２０７の側壁にサイドウォール２１０を形成すると共に、ゲート酸化膜２０５、２層のゲート電極２０６，２０９及び保護用の酸化膜２０７から成るゲート構造の側面に絶縁物のサイドウォール２１１を形成する。最後に、全面に厚み１０００Å〜２０００Åのポリシリコン膜を形成し、フォトレジストを塗布しパターンを転写したものをマスクとしてエッチングすることにより、図２の（Ｅ）に示すように、ソース，ドルイン電極２１２，２１３を形成する。
【０００７】
【発明が解決しようとする課題】
上記従来のフィールドシールドによる素子間分離を採用する半導体集積回路の製造方法によれば、ゲート電極２０６を形成するための厚み２０００Å〜６０００Åのポリシリコン膜２０６’に対して酸化膜２０３の表面が露出するまで化学機械的に研磨したのち、その表面に配線層２０９を形成するための厚み１０００Å〜２０００Åのポリシリコン膜２０９’と、この配線層２０９上に保護用の酸化膜２０７を形成するための厚み１０００Å〜３０００Åのシリコン酸化膜２０７’とを形成している。
【０００８】
このため、２層構造のゲート電極２０６，２０９と、酸化膜２０７の厚みが全体で４０００Å〜１１０００Åもの大きな値に達し、これに伴い、ゲート構造の側壁に対するサイドウォール２１１や、ソース／ドレイン電極２１２，２１３の形成が困難になるという問題がある。
【０００９】
【課題を解決するための手段】
上記従来技術の課題を解決する本発明に係わる半導体集積回路の製造方法は、最隣接素子のソース／ドレイン拡散層を含む素子間分離領域内にフィールドシールド法の素子間分離用ＭＯＳトランジスタを形成した後、この素子間分離領域によって囲まれた素子形成領域内にゲート酸化膜、ゲート電極及び保護用酸化膜の積層構造から成るゲート構造を形成すると共に、前記素子分離用ＭＯＳトランジスタの上方に配線層を形成するフィールドシールド分離法による。
【００１０】
そして、本発明の願製造方法は、上記素子形成領域内にゲート酸化膜を形成した後、全面に、ポリシリコン膜、酸化シリコン膜及び第１の窒化シリコン膜を順次積層し、その前記第１の窒化シリコン膜に対してその下層の酸化シリコン膜が露出するまで化学機械的研磨を行い、続いて、全面に第２の窒化シリコン膜を形成したのち、前記第１及び第２の窒化シリコン膜に対してエッチングを行うことによりパターン化し、このパターン化された第１及び第２の窒化シリコン膜をマスクとしてその下層の前記酸化シリコン膜をエッチングすることによりパターン化し、このパターン化された酸化シリコン膜をマスクとしてその下層の前記ポリシリコン膜をエッチングすることにより前記素子形成領域内のゲート電極と、前記素子分離用ＭＯＳトランジスタの上方の配線層とを形成し、その後、前記ゲート電極及び前記パターン化された酸化シリコン膜からなる積層構造、並びに、前記配線層及び前記パターン化されか酸化シリコン膜からなる積層構造の側壁を覆うサイドウォールを形成するように構成されている。
【００１１】
【実施例】
以下、図１を参照しながら本発明の一実施例の製造方法を説明する。
まず、図１の（Ａ）示すように、ｐ型シリコン基板１００の表面にドレイン拡散層ｎ＋とソース拡散層ｎ＋とを形成したのち、フィールドシールド用ＭＯＳトランジスタのゲート酸化膜１０１を形成するための厚み３００Å〜６００Åの酸化膜１０１’を全面に形成し、この酸化膜１０１’上に、同じくフィールドシールド用ＭＯＳトランジスタのゲート電極１０２を作成するための厚み１０００Å〜２０００Åのポリシリコン膜１０２’を形成する。引き続き、このポリシリコン膜１０２’上に保護用の酸化膜１０３を形成するための厚み１０００Å〜３０００Åのシリコン酸化膜１０３’を形成する。
【００１２】
引き続き、シリコン酸化膜１０３’上にフォトリソグラフィー技術を利用してエッチングマスクＭを作成し、このエッチングマスクＭを使用してシリコン基板１００の表面が露出するまでエッチングを行うことにより、図１の（Ｂ）に示すように、フィールドシールド用ＭＯＳトランジスタのゲート酸化膜１０１，ゲート電極１０２及び保護用の酸化膜１０３が積層されたゲート構造を作成する。
【００１３】
次に、図１の（Ｂ）に示すように、ゲート酸化膜１０１、ゲート電極１０２及び酸化膜１０３から成るゲート構造の側面に絶縁物のサイドウォール１０４を形成したのち、シリコン基板１００の素子形成領域の表面に厚み１００Å〜２００Åのゲート酸化膜作成用のシリコン酸化膜１０５’を形成する。
【００１４】
続いて、図１の（Ｃ）に示すように、全面に、厚み1000Å〜2000Åのゲート電極形成用のポリシリコン膜106'、厚み1000Å〜3000Åの酸化シリコン膜107'及び厚み2000Å〜6000Åの第１の窒化シリコン膜108'を順次形成する。ゲート電極形成用のポリシリコン膜106'の上に酸化シリコン膜107' と第１の窒化シリコン膜108'を形成するのは、これら２種類の膜を形成することにより互いに他方の膜を選択的にエッチング可能とし、保護用の酸化膜をも含めたゲート構造全体の高さを低減するためである。
【００１５】
続いて、図１の（Ｄ）に示すように、最上層の第１の窒化シリコン膜108'に対して酸化シリコン膜107'の表面が露出するまで化学機械的研磨 (ＣＭＰ) を行い、このＣＭＰ後の表面に厚み1000Å〜3000Åの第２の窒化シリコン膜109'を形成する。次に、第２の窒化シリコン膜109' の全面にフォトレジストを塗布し、フォトリソグラフィー手法を用いてパターンを転写することによりエッチングマスクＭを第２の窒化シリコン膜109'の上に作成する。
【００１６】
上記第２の窒化シリコン膜109'上のエッチングマスクＭを用いて、最上層の第２の窒化シリコン膜109'とその下層の第１の窒化シリコン膜108'とをエッチングすることにより、図２の（Ａ）に示すように、エッチングマスクＭの直下だけにパターン化された第１，第２の窒化シリコン膜108 と 109 とが残存する構造を作成する。
【００１７】
この後、エッチングマスクＭを溶解除去した後、パターン化された第２，第１の窒化膜109 と108 とをマスクとして、それぞれの下層の酸化シリコン膜107 ’をエッチングすることにより、図２の（Ｂ）に示すように、素子形成領域内のゲート構造の保護用の酸化膜107aと、素子間分離用のＭＯＳトランジスタの上方の保護用酸化膜107bとを形成する。
【００１８】
続いて、酸化膜シリコン膜に対するエッチングマスクとして用いた第１，第２の窒化シリコン膜108 と 109 とを除去した後、保護用の酸化膜107aと107bとをエッチングマスクとして、ポリシリコン膜106 ’をエッチングすることにより、図２の（Ｃ）に示すように、素子形成領域内のゲート電極106aと素子分離用のＭＯＳトランジスタの上方の配線層106bとを形成する。
【００１９】
この後、図２の（Ｄ）に示すように、素子間分離用ＭＯＳトランジスタの上方の配線層１０６ｂとその上層の保護用酸化膜１０７ｂの側壁とを覆うサイドウォール１１０と、素子形成領域内のゲート構造の側壁を覆うサイドウォール１１１とを形成したのち、厚み１０００Å〜２０００Åのポリシリコンを形成し、レジストを塗布しパターンを転写したものをマスクとしてエッチングすることにより、ソース／ドレイン電極１１２と１１３とを形成する。
【００２０】
【発明の効果】
以上詳細に説明したように、本発明のフィールドシールド法による素子間分離が行われる半導体集積回路の製造方法によれば、素子形成領域にゲート酸化膜とポリシリコン膜とを積層したのち、この上に酸化シリコン膜と第１，第２の窒化シリコン膜とを順に積層し、これら第１，第２の窒化シリコン膜をエッチングマスクとしてその下層の酸化シリコン膜をパターン化し、このパターン化された酸化膜をマスクとしてその下層のポリシリコン膜をエッチングすることにより素子形成領域内のゲート電極と、素子分離用ＭＯＳトランジスタの上方の配線層とを形成する構成であるから、素子形成領域内に形成されるゲート構造の高さが低減され、その側壁にサイドウォールや、ソース，ドレイン電極を形成することが容易になるという効果が奏される。
【００２１】
また、本発明の製造方法によれば、第１の窒化シリコン膜108 ’を保護用酸化膜形成用の酸化シリコン膜107 ’の表面が露出するまで化学機械的研磨を行ったのち、この上に第２の窒化シリコン膜109 ’を形成する構成であるから、エッチング対象の酸化シリコン膜107 ’がエッチングマスクとなるパターン化された第２の窒化シリコン膜109 によって確実に覆われるという効果が奏される。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる半導体集積回路の製造方法の各製造工程を示す部分断面図である。
【図２】上記実施例の後続の各製造工程を示す部分断面図である。
【図３】従来の製造方法の各製造工程を示す部分断面図である。
【符号の説明】
１００ シリコン基板
１０１ 素子間分離用ＭＯＳトランジスタのゲート酸化膜
１０２ 素子間分離用ＭＯＳトランジスタのゲート電極
１０５ ＭＯＳトランジスタのゲート酸化膜
１０６ａ ＭＯＳトランジスタのゲート電極
１０６ｂ 配線層
１０７ａ ＭＯＳトランジスタのゲート電極を覆う保護用酸化膜
１０６ｂ 配線層を覆う保護用酸化膜
１１０，１１１ サイドウォール
１１２，１１３ ソース／ゲート電極
【発明の属する技術分野】
本発明は、フィールドシールド法による素子間分離が行われる半導体集積回路の製造方法に関するもので、特に、ゲート酸化膜、ゲート電極及び保護用酸化膜が積層されたゲート構造の厚みを減少させることにより、このゲート構造の側壁に対するサイドウォールや、ソース、ドレイン電極の形成を容易にした製造方法の改良に関するものである。
【０００２】
【従来技術】
半導体集積回路の技術分野では、素子間分離方法の一つとして、フィールドシールド法が採用されている。このフィールドシールド法では、互いに隣接するＭＯＳトランジスタのソース／ドレイン拡散層をまたぐ素子間分離領域内に素子間分離用ＭＯＳトランジスタが形成される。この素子間分離用ＭＯＳトランジスタの上方には、配線層が形成される場合が多い。このような構造の半導体集積回路の製造方法を図３を参照して説明する。
【０００３】
まず、図３の（Ａ）に示すように、ｐ型シリコン基板２００の表面にドレイン拡散層ｎ＋とソース拡散層ｎ＋とを形成したのち、全面に厚み３００Å〜６００Åのゲート酸化膜２０１、厚み１０００Å〜２０００Åのポリシリコンのゲート電極２０２、厚み１０００Å〜３０００Åの保護用の酸化膜２０３を形成するためのシリコン酸化膜やポリシリコン膜を形成したのち、素子間分離領域によって囲まれる素子形成領域に対してエッチングを行うことにより、ゲート酸化膜２０１、ゲート電極２０２及び保護用酸化膜２０３が同順に積層された素子間分離用ＭＯＳトランジスタのゲート構造を形成すると共に、素子形成領域内のシリコン基板２００の表面を露出させる。引き続き、上記素子分離用ＭＯＳトランジスタのゲート構造の側壁に絶縁物のサイドウォール２０４を形成する。
【０００４】
次に、図３の（Ｂ）に示すように、素子形成領域のシリコン基板２００の表面にゲート酸化膜を形成するための厚み１００Å〜２００Åの酸化シリコン膜２０５’を形成したのち、この上にゲート電極を形成するするための厚み２０００Å〜６０００Åのポリシリコン膜２０６’を全面に形成する。続いて、ゲート電極形成用のポリシリコン膜２０６’を素子間分離領域の保護用酸化膜２０３の表面が露出するまで化学機械的研磨を行ったのち、図３の（Ｃ）に示すように、素子間分離領域の上部に配線層２０９を形成するための厚み１０００Å〜２０００Åの厚みのポリシリコン膜２０９’と、この配線層上に保護用の酸化膜を形成するための厚み１０００Å〜３０００Åのシリコン酸化膜２０７’を全表面に形成する。
【０００５】
次に、フォトレジストを塗布しパターンを転写したものをマスクとして、酸化シリコン膜２０７’をエッチングすることによりパターン化された酸化膜２０７を形成し、フォトジストを除去した後、図２の（Ｄ）に示すように、パターン化された酸化膜２０７をマスクとして、ポリシリコン膜２０９’をエッチングすることにより、素子間分離領域の上方に配線層２０９とその上層の保護用酸化膜２０７を形成する。この際、素子形成領域のゲート電極２０６の上方にも上層のゲート電極２０９と保護用の酸化膜２０７が形成される。
【０００６】
次に、配線層２０９とその上層の保護用の酸化膜２０７の側壁にサイドウォール２１０を形成すると共に、ゲート酸化膜２０５、２層のゲート電極２０６，２０９及び保護用の酸化膜２０７から成るゲート構造の側面に絶縁物のサイドウォール２１１を形成する。最後に、全面に厚み１０００Å〜２０００Åのポリシリコン膜を形成し、フォトレジストを塗布しパターンを転写したものをマスクとしてエッチングすることにより、図２の（Ｅ）に示すように、ソース，ドルイン電極２１２，２１３を形成する。
【０００７】
【発明が解決しようとする課題】
上記従来のフィールドシールドによる素子間分離を採用する半導体集積回路の製造方法によれば、ゲート電極２０６を形成するための厚み２０００Å〜６０００Åのポリシリコン膜２０６’に対して酸化膜２０３の表面が露出するまで化学機械的に研磨したのち、その表面に配線層２０９を形成するための厚み１０００Å〜２０００Åのポリシリコン膜２０９’と、この配線層２０９上に保護用の酸化膜２０７を形成するための厚み１０００Å〜３０００Åのシリコン酸化膜２０７’とを形成している。
【０００８】
このため、２層構造のゲート電極２０６，２０９と、酸化膜２０７の厚みが全体で４０００Å〜１１０００Åもの大きな値に達し、これに伴い、ゲート構造の側壁に対するサイドウォール２１１や、ソース／ドレイン電極２１２，２１３の形成が困難になるという問題がある。
【０００９】
【課題を解決するための手段】
上記従来技術の課題を解決する本発明に係わる半導体集積回路の製造方法は、最隣接素子のソース／ドレイン拡散層を含む素子間分離領域内にフィールドシールド法の素子間分離用ＭＯＳトランジスタを形成した後、この素子間分離領域によって囲まれた素子形成領域内にゲート酸化膜、ゲート電極及び保護用酸化膜の積層構造から成るゲート構造を形成すると共に、前記素子分離用ＭＯＳトランジスタの上方に配線層を形成するフィールドシールド分離法による。
【００１０】
そして、本発明の願製造方法は、上記素子形成領域内にゲート酸化膜を形成した後、全面に、ポリシリコン膜、酸化シリコン膜及び第１の窒化シリコン膜を順次積層し、その前記第１の窒化シリコン膜に対してその下層の酸化シリコン膜が露出するまで化学機械的研磨を行い、続いて、全面に第２の窒化シリコン膜を形成したのち、前記第１及び第２の窒化シリコン膜に対してエッチングを行うことによりパターン化し、このパターン化された第１及び第２の窒化シリコン膜をマスクとしてその下層の前記酸化シリコン膜をエッチングすることによりパターン化し、このパターン化された酸化シリコン膜をマスクとしてその下層の前記ポリシリコン膜をエッチングすることにより前記素子形成領域内のゲート電極と、前記素子分離用ＭＯＳトランジスタの上方の配線層とを形成し、その後、前記ゲート電極及び前記パターン化された酸化シリコン膜からなる積層構造、並びに、前記配線層及び前記パターン化されか酸化シリコン膜からなる積層構造の側壁を覆うサイドウォールを形成するように構成されている。
【００１１】
【実施例】
以下、図１を参照しながら本発明の一実施例の製造方法を説明する。
まず、図１の（Ａ）示すように、ｐ型シリコン基板１００の表面にドレイン拡散層ｎ＋とソース拡散層ｎ＋とを形成したのち、フィールドシールド用ＭＯＳトランジスタのゲート酸化膜１０１を形成するための厚み３００Å〜６００Åの酸化膜１０１’を全面に形成し、この酸化膜１０１’上に、同じくフィールドシールド用ＭＯＳトランジスタのゲート電極１０２を作成するための厚み１０００Å〜２０００Åのポリシリコン膜１０２’を形成する。引き続き、このポリシリコン膜１０２’上に保護用の酸化膜１０３を形成するための厚み１０００Å〜３０００Åのシリコン酸化膜１０３’を形成する。
【００１２】
引き続き、シリコン酸化膜１０３’上にフォトリソグラフィー技術を利用してエッチングマスクＭを作成し、このエッチングマスクＭを使用してシリコン基板１００の表面が露出するまでエッチングを行うことにより、図１の（Ｂ）に示すように、フィールドシールド用ＭＯＳトランジスタのゲート酸化膜１０１，ゲート電極１０２及び保護用の酸化膜１０３が積層されたゲート構造を作成する。
【００１３】
次に、図１の（Ｂ）に示すように、ゲート酸化膜１０１、ゲート電極１０２及び酸化膜１０３から成るゲート構造の側面に絶縁物のサイドウォール１０４を形成したのち、シリコン基板１００の素子形成領域の表面に厚み１００Å〜２００Åのゲート酸化膜作成用のシリコン酸化膜１０５’を形成する。
【００１４】
続いて、図１の（Ｃ）に示すように、全面に、厚み1000Å〜2000Åのゲート電極形成用のポリシリコン膜106'、厚み1000Å〜3000Åの酸化シリコン膜107'及び厚み2000Å〜6000Åの第１の窒化シリコン膜108'を順次形成する。ゲート電極形成用のポリシリコン膜106'の上に酸化シリコン膜107' と第１の窒化シリコン膜108'を形成するのは、これら２種類の膜を形成することにより互いに他方の膜を選択的にエッチング可能とし、保護用の酸化膜をも含めたゲート構造全体の高さを低減するためである。
【００１５】
続いて、図１の（Ｄ）に示すように、最上層の第１の窒化シリコン膜108'に対して酸化シリコン膜107'の表面が露出するまで化学機械的研磨 (ＣＭＰ) を行い、このＣＭＰ後の表面に厚み1000Å〜3000Åの第２の窒化シリコン膜109'を形成する。次に、第２の窒化シリコン膜109' の全面にフォトレジストを塗布し、フォトリソグラフィー手法を用いてパターンを転写することによりエッチングマスクＭを第２の窒化シリコン膜109'の上に作成する。
【００１６】
上記第２の窒化シリコン膜109'上のエッチングマスクＭを用いて、最上層の第２の窒化シリコン膜109'とその下層の第１の窒化シリコン膜108'とをエッチングすることにより、図２の（Ａ）に示すように、エッチングマスクＭの直下だけにパターン化された第１，第２の窒化シリコン膜108 と 109 とが残存する構造を作成する。
【００１７】
この後、エッチングマスクＭを溶解除去した後、パターン化された第２，第１の窒化膜109 と108 とをマスクとして、それぞれの下層の酸化シリコン膜107 ’をエッチングすることにより、図２の（Ｂ）に示すように、素子形成領域内のゲート構造の保護用の酸化膜107aと、素子間分離用のＭＯＳトランジスタの上方の保護用酸化膜107bとを形成する。
【００１８】
続いて、酸化膜シリコン膜に対するエッチングマスクとして用いた第１，第２の窒化シリコン膜108 と 109 とを除去した後、保護用の酸化膜107aと107bとをエッチングマスクとして、ポリシリコン膜106 ’をエッチングすることにより、図２の（Ｃ）に示すように、素子形成領域内のゲート電極106aと素子分離用のＭＯＳトランジスタの上方の配線層106bとを形成する。
【００１９】
この後、図２の（Ｄ）に示すように、素子間分離用ＭＯＳトランジスタの上方の配線層１０６ｂとその上層の保護用酸化膜１０７ｂの側壁とを覆うサイドウォール１１０と、素子形成領域内のゲート構造の側壁を覆うサイドウォール１１１とを形成したのち、厚み１０００Å〜２０００Åのポリシリコンを形成し、レジストを塗布しパターンを転写したものをマスクとしてエッチングすることにより、ソース／ドレイン電極１１２と１１３とを形成する。
【００２０】
【発明の効果】
以上詳細に説明したように、本発明のフィールドシールド法による素子間分離が行われる半導体集積回路の製造方法によれば、素子形成領域にゲート酸化膜とポリシリコン膜とを積層したのち、この上に酸化シリコン膜と第１，第２の窒化シリコン膜とを順に積層し、これら第１，第２の窒化シリコン膜をエッチングマスクとしてその下層の酸化シリコン膜をパターン化し、このパターン化された酸化膜をマスクとしてその下層のポリシリコン膜をエッチングすることにより素子形成領域内のゲート電極と、素子分離用ＭＯＳトランジスタの上方の配線層とを形成する構成であるから、素子形成領域内に形成されるゲート構造の高さが低減され、その側壁にサイドウォールや、ソース，ドレイン電極を形成することが容易になるという効果が奏される。
【００２１】
また、本発明の製造方法によれば、第１の窒化シリコン膜108 ’を保護用酸化膜形成用の酸化シリコン膜107 ’の表面が露出するまで化学機械的研磨を行ったのち、この上に第２の窒化シリコン膜109 ’を形成する構成であるから、エッチング対象の酸化シリコン膜107 ’がエッチングマスクとなるパターン化された第２の窒化シリコン膜109 によって確実に覆われるという効果が奏される。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる半導体集積回路の製造方法の各製造工程を示す部分断面図である。
【図２】上記実施例の後続の各製造工程を示す部分断面図である。
【図３】従来の製造方法の各製造工程を示す部分断面図である。
【符号の説明】
１００ シリコン基板
１０１ 素子間分離用ＭＯＳトランジスタのゲート酸化膜
１０２ 素子間分離用ＭＯＳトランジスタのゲート電極
１０５ ＭＯＳトランジスタのゲート酸化膜
１０６ａ ＭＯＳトランジスタのゲート電極
１０６ｂ 配線層
１０７ａ ＭＯＳトランジスタのゲート電極を覆う保護用酸化膜
１０６ｂ 配線層を覆う保護用酸化膜
１１０，１１１ サイドウォール
１１２，１１３ ソース／ゲート電極
Claims (1)
- 最隣接素子のソース／ドレイン拡散層を含む素子間分離領域内にフィールドシールド法の素子間分離用ＭＯＳトランジスタを形成した後、この素子間分離領域によって囲まれた素子形成領域内にゲート酸化膜、ゲート電極及び保護用酸化膜の積層構造から成るゲート構造を形成すると共に、前記素子分離用ＭＯＳトランジスタの上方に配線層を形成するフィールドシールド分離法による半導体集積回路の製造方法において、
前記素子形成領域内にゲート酸化膜を形成した後、全面に、ポリシリコン膜、酸化シリコン膜及び第１の窒化シリコン膜を順次積層し、その前記第１の窒化シリコン膜に対してその下層の酸化シリコン膜が露出するまで化学機械的研磨を行い、続いて、全面に第２の窒化シリコン膜を形成したのち、前記第１及び第２の窒化シリコン膜に対してエッチングを行うことによりパターン化し、このパターン化された第１及び第２の窒化シリコン膜をマスクとしてその下層の前記酸化シリコン膜をエッチングすることによりパターン化し、このパターン化された酸化シリコン膜をマスクとしてその下層の前記ポリシリコン膜をエッチングすることにより前記素子形成領域内のゲート電極と、前記素子分離用ＭＯＳトランジスタの上方の配線層とを形成し、その後、前記ゲート電極及び前記パターン化された酸化シリコン膜からなる積層構造、並びに、前記配線層及び前記パターン化された酸化シリコン膜からなる積層構造の側壁を覆うサイドウォールを形成することを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP21380697A JP3688860B2 (ja) | 1997-05-08 | 1997-05-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
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| JP21380697A JP3688860B2 (ja) | 1997-05-08 | 1997-05-08 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308455A JPH10308455A (ja) | 1998-11-17 |
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-
1997
- 1997-05-08 JP JP21380697A patent/JP3688860B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10308455A (ja) | 1998-11-17 |
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