JP2008124061A

JP2008124061A - 半導体装置の製造方法

Info

Publication number: JP2008124061A
Application number: JP2006302821A
Authority: JP
Inventors: Yasumori Sawara; 靖盛佐原; Hiroyuki Seki; 裕之関; Yoshihiko Miyawaki; 好彦宮脇; Yuichi Inaba; 裕一稲葉
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd; Sanyo Semiconductor Manufacturing Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd; On Semiconductor Niigata Co Ltd
Priority date: 2006-11-08
Filing date: 2006-11-08
Publication date: 2008-05-29

Abstract

【課題】抵抗層を有する半導体装置の製造方法において、抵抗層の実際の抵抗値と設計値とのズレを低減するとともに、各抵抗層の抵抗値の面内均一性の向上を目的とする。
【解決手段】半導体基板１の所定領域にゲート電極４とポリシリコン抵抗層５を形成する。次に、低濃度のソース層７及びドレイン層８を形成する。次に、半導体基板１上の全面に絶縁膜９（例えばシリコン窒化膜）を形成する。次に、絶縁膜９上のうちポリシリコン抵抗層５と重畳する領域に、選択的にマスク層１０を形成する。次に、図４に示すようにマスク層１０を用いて絶縁膜９をエッチバックする。マスク層１０はエッチバックの際に障壁となる。そのため、下地の絶縁膜９が過度に研削されることは抑制され、その結果としてポリシリコン抵抗層５の表面が研削されることが抑制される。
【選択図】図４

Description

本発明は半導体装置の製造方法に関し、特に、抵抗層を有する半導体装置に関するものである。

従来より、ＬＳＩ回路を構成する抵抗素子としてポリシリコン層から成る比較的抵抗値の高い素子（以下、ポリシリコン抵抗層と称する）が広く用いられている。また、一般的なＬＳＩ回路では、ポリシリコン抵抗層のような抵抗素子以外にもＭＯＳトランジスタやバイポーラトランジスタ等のような能動素子が同一半導体基板上に形成されている。以下、ポリシリコン抵抗層及びＭＯＳトランジスタを同一半導体基板上に備えた従来の半導体装置の製造工程の一例を図７乃至図９を参照して説明する。

図７に示すように、ＬＯＣＯＳ(Local Oxidation Of Sillicon)法等によりＰ型の半導体基板１００上に素子分離のためのフィールド絶縁膜１０１を形成する。また、熱酸化法等によりフィールド絶縁膜１０１で囲まれた領域の半導体基板１００の表面にＭＯＳトランジスタ用のゲート絶縁膜１０２を形成する。次に、半導体基板１００上の全面にＣＶＤ法等でポリシリコン層を形成する。次に、抵抗素子（ポリシリコン抵抗層１０３）が所望の抵抗値になるように不純物をポリシリコン層にドーピングする。次に、当該ポリシリコン層をドライエッチング等によってパターニングすることでフィールド絶縁膜１０１上にポリシリコン抵抗層１０３を形成し、ゲート絶縁膜１０２上にゲート電極１０４を形成する。

次に、不図示のレジスト層及びゲート電極１０４をマスクとして、半導体基板１００の表面にイオン注入し、Ｎ型の低濃度のソース層１０５及びドレイン層１０６を形成する。次に、図８に示すように、半導体基板１００上の全面に絶縁膜１０７を例えばＣＶＤ法により形成する。

次に、絶縁膜１０７をエッチバックすることで、図９に示すようにポリシリコン抵抗層１０３及びゲート電極１０４の周囲を囲むサイドウォールスペーサ膜１０８を形成する。

次に、不図示のレジスト層及びサイドウォールスペーサ膜１０８をマスクの一部としてイオン注入し、低濃度のソース層１０５及びドレイン層１０６と重畳する領域に高濃度のソース層１０９及びドレイン層１１０を形成する。これにより、ＭＯＳトランジスタはいわゆるＬＤＤ(Lightly Doped Drain)構造となる。また、不図示のレジスト層をマスクとしてイオン注入し、ポリシリコン抵抗層１０３の表面にコンタクト抵抗を下げるための低抵抗領域１１１を形成する。

本発明に関連する技術は、例えば以下の特許文献に記載されている。
特開２００４−２２１３０７号公報

しかしながら、上述した従来の製造方法では、サイドウォールスペーサ膜１０８を形成する際のエッチバックでポリシリコン抵抗層１０３の表面が同時に研削されてしまうことがあった。そして、その結果としてシート抵抗(sheet resistance)が増加するため、ポリシリコン抵抗層１０３の実際の抵抗値が、設計値よりも高くなってしまうという問題があった。

また、半導体装置の製造プロセスのばらつきに起因して、上記ポリシリコン抵抗層１０３の削れ量が、半導体ウェハの面上の全ての範囲で完全に均一になるとは限らない。例えば、半導体ウェハの中心付近のポリシリコン抵抗層１０３の削れ量が、他の部分での削れ量に比して大きい場合がある。そのため、ポリシリコン抵抗層１０３の抵抗値の面内均一性が十分でないという問題があった。

そこで、本発明は抵抗層の実際の抵抗値と設計値とのズレを低減するとともに、各抵抗層の抵抗値の面内均一性の向上を目的とする。

本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、抵抗層とＬＤＤ構造のＭＯＳトランジスタを同一半導体基板上に備えた半導体装置の製造方法であって、半導体基板の表面に第１の絶縁膜と、前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、前記第１の絶縁膜上に抵抗層を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ＭＯＳトランジスタの低濃度のソース層及びドレイン層を形成するための第１のイオン注入を行う工程と、前記抵抗層及び前記ゲート電極を被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に前記抵抗層と重畳するマスク層を形成する工程と、前記マスク層を用いて前記第２の絶縁膜をエッチバックし、前記ゲート電極に隣接するサイドウォールスペーサ膜を形成する工程と、前記低濃度のソース層及びドレイン層と重畳する領域に高濃度のソース層及びドレイン層を形成するための第２のイオン注入を行う工程とを有することを特徴とする。

また、本発明の半導体装置の製造方法は、半導体基板の表面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に抵抗層を形成する工程と、前記抵抗層を被覆する第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に前記抵抗層と重畳するマスク層を形成する工程と、前記マスク層を用いて前記第２の絶縁膜をエッチバックする工程と、前記抵抗層の表面に至るコンタクトホールを形成する工程とを有することを特徴とする。

また、本発明の半導体装置の製造方法は、前記マスク層を形成する工程において、前記マスク層は、前記コンタクトホールが形成される予定の領域を除く領域に形成され、前記第２の絶縁膜をエッチバックする際に、前記抵抗層の前記コンタクトホールが形成される予定の領域を露出させることを特徴とする。

本発明では、抵抗層を被覆する第２の絶縁膜を形成し、第２の絶縁膜上に前記抵抗層と重畳するマスク層を形成する。そして、その後当該マスク層を用いて第２の絶縁膜をエッチバックしている。かかる製造工程によれば、マスク層は第２の絶縁膜のエッチバックの際に障壁となるため、下地の第２の絶縁膜、さらには抵抗層の表面が研削されることを抑制できる。その結果として、抵抗層の実際の抵抗値と設計値とのズレを低減するとともに、各抵抗層の抵抗値の面内均一性を向上させることができる。

次に、本発明の実施形態について図面を参照しながら説明する。図１乃至図６はそれぞれ製造工程順に示した断面図であり、図４は図３の平面図の概略である。以下の実施形態では、一例としてポリシリコン層から成る抵抗層とＮチャネル型のＭＯＳトランジスタとが形成された半導体装置を示してある。なお、以下の工程では抵抗層及びＭＯＳトランジスタを同一半導体基板上に備えた半導体装置の製造工程について説明するが、バイポーラトランジスタ等の能動素子を同一半導体基板上に形成することも当然可能である。

まず図１に示すように、例えばＰ型の半導体基板１の表面に選択酸化法(Selective Oxidation Method)によってフィールド絶縁膜２を形成し、ＭＯＳトランジスタ形成予定領域を素子分離する。本実施形態ではいわゆるＬＯＣＯＳ法によりフィールド絶縁膜２を形成している。フィールド絶縁膜２の膜厚は目標耐圧によっても異なるが、例えば３００ｎｍ〜１０００ｎｍ程度である。

次に、フィールド絶縁膜２で囲まれた領域の半導体基板１の表面にＭＯＳトランジスタのゲート絶縁膜３を例えば熱酸化法により形成する。ゲート絶縁膜３の膜厚は、例えば１０〜１００ｎｍ程度である。

次に、半導体基板１上の全面に導電材料として、不純物を含有しないいわゆるノンドープのポリシリコン層（不図示）を例えばＣＶＤ法により形成する。その膜厚は、例えば１５０ｎｍ程度である。その後、当該ポリシリコン層の後にポリシリコン抵抗層５となる領域に不純物イオン（例えばリンイオンやヒ素イオン）を注入し、ポリシリコン抵抗層５が所望のシート抵抗（例えば、５ＫΩ／ｓｑ）になるようにする。当該イオン注入は、例えばリンイオンを加速電圧７０ＫｅＶ，注入量５×１０^１４／ｃｍ^２の条件で行う。なお、当該イオン注入はポリシリコン層をゲート電極４及びポリシリコン抵抗層５にパターニングした後に行うこともできる。なお、必要に応じてポリシリコン層の後にゲート電極４となる領域にドープ処理あるいはイオン注入を行い、ゲート電極４の抵抗値を調節してもよい。

次に、不図示のレジスト膜をマスクとして用いたドライエッチング等によってポリシリコン層を選択的に除去することで、ゲート絶縁膜３上にＭＯＳトランジスタ用のゲート電極４を形成し、同時にフィールド絶縁膜２上にポリシリコン抵抗層５を形成する。ゲート電極４及びポリシリコン抵抗層５の膜厚は、例えば１５０ｎｍ程度である。なお、ゲート電極４とポリシリコン抵抗層５は本実施形態のように同一工程で形成することが好ましいが、別工程で形成することも可能である。なお、ゲート電極４及びポリシリコン抵抗層５は、ポリシリコンの単層構造であってもよいし、シリサイドとポリシリコンとの積層構造であってもよい。また、ポリシリコン層に代えて他の金属材料を抵抗層として用いることも可能である。

次に、ポリシリコン抵抗層５を不図示のレジスト膜で被覆し、ＭＯＳトランジスタ形成領域においてイオン注入６をすることで低濃度のソース層７及びドレイン層８を形成する。当該イオン注入６は、例えばリンイオンを加速電圧２０ＫｅＶ，注入量３×１０^１３／ｃｍ^２の条件で行う。

次に、図２に示すように、半導体基板１上の全面に絶縁膜９を形成する。絶縁膜９は、例えばＣＶＤ法により形成されたシリコン窒化膜や、プラズマＣＶＤ法またはＬＰＣＶＤ法により形成されたＴＥＯＳ(tetra ethyl ortho silicate)膜である。その膜厚は、例えば１００〜３００ｎｍ程度である。この絶縁膜９は、後述するようにエッチバックされてサイドウォールスペーサ膜１２，１３となる膜であり、当該機能を有するのであればその材質や製法に限定はない。

次に、絶縁膜９上であってポリシリコン抵抗層５と重畳する領域に、選択的にマスク層１０を形成する。マスク層１０の膜厚は、例えば１μｍ程度である。このマスク層１０は、絶縁膜９を選択的に除去してサイドウォールスペーサ膜１２，１３を形成する際のマスクとなる層である。そして、当該絶縁膜９の選択的除去の際に障壁となって下地の絶縁膜９が研削されることを抑制し、更にはポリシリコン抵抗層５の表面が研削されることを抑制する層である。マスク層１０は、例えば感光性樹脂から成る層であり、公知のフォトリソグラフィ技術を用いて形成される。なお、絶縁膜９の選択的除去の際にマスクとなり、ポリシリコン抵抗層５の表面が研削されることを抑制できる機能があれば、マスク層１０の材質は特に限定されず、樹脂以外にシリコン酸化膜等の絶縁膜から成るものでもよい。

マスク層１０は、コンタクトホール形成領域１１を含めてポリシリコン抵抗層５の全面を被覆するように形成してもよい。かかる構成によればポリシリコン抵抗層５の表面全体が研削されることを抑制できるからである。しかし、本実施形態ではポリシリコン抵抗層５上の全体にマスク層１０を形成するのではなく、図２及び図３に示すように、後にコンタクトホール２２が形成される領域（コンタクトホール形成領域１１）にマスク層１０を形成しないようにしている。本実施形態のコンタクトホール形成領域１１は、ポリシリコン抵抗層５の両端部にある。

次に、マスク層１０を用いて絶縁膜９を選択的に除去する。当該エッチバック(Etch Back)工程は、例えばドライエッチング装置を用い、異方性の強いエッチングをすることによって行う。エッチングガスは、絶縁膜９がＴＥＯＳ膜の場合、例えばＣＦ_４やＣＨＦ_３等のＣＦ（フッ化水素）系ガスとアルゴン（Ａｒ）を用いる。

これにより、図４に示すように、ポリシリコン抵抗層５の側壁、及びゲート電極４の側壁のそれぞれに隣接したサイドウォールスペーサ膜１２，１３が形成される。同時に、ポリシリコン抵抗層５上の絶縁膜９のうち、マスク層１０で被覆されなかった部分については除去され、ポリシリコン抵抗層５の表面のコンタクホール形成領域１１が露出される。このようにエッチバック工程と同時にコンタクトホール形成領域１１を露出させることで、後述する低抵抗領域１５の形成と高濃度のソース層１６及びドレイン層１７の形成を同時に行うことがきるようになり、製造工程を簡略化することができる。また、マスク層１０で被覆された絶縁膜９については除去されずにポリシリコン抵抗層５上に残る。

なお、図２及び図３で示したようにコンタクトホール形成領域１１にマスク層１０を形成しなかった場合、当該領域についてのポリシリコン抵抗層５の表面が研削されることもある。しかし、コンタクトホール形成領域１１は小さい領域であり、後述するイオン注入１４によって低抵抗となる。そのため、コンタクトホール形成領域１１のポリシリコン抵抗層５の表面に削れが生じたとしても、その削れがポリシリコン抵抗層５の抵抗値に与える影響はほとんどない。

次に、マスク層１０を除去する。次に、図５に示すように、ポリシリコン抵抗層５の露出面及び低濃度のソース７層及びドレイン層８にＮ型不純物のイオン注入１４を行い、その後熱処理を行うことでポリシリコン抵抗層５の表面に低抵抗領域１５を形成するとともに、高濃度のソース層１６及びドレイン層１７を形成する。低抵抗領域１５を形成するのは、金属配線とのコンタクト抵抗を下げ、電気的接続を良好にするためである。

当該イオン注入１４は、ポリシリコン抵抗層５上の絶縁膜９とサイドウォールスペーサ膜１３をマスクの一部として用いて自己整合的に行われものである。当該イオン注入１４は、例えばヒ素（Ａｓ）イオンを加速電圧１００ＫｅＶ，注入量５×１０^１５／ｃｍ^２の条件で行う。これによりＬＤＤ(Lightly Doped Drain)構造を有するＭＯＳトランジスタ２０が形成される。

このように本実施形態では、低抵抗領域１５と高濃度のソース層１６及びドレイン層１７を同一プロセスで同時に形成することによって、製造プロセスの合理化が図られている。従来の製造方法であれば、エッチバック工程後に低抵抗領域を形成するためのレジスト層等のマスクを形成する工程が別途必要であった。これに対して本実施形態では、コンタクトホール形成領域１１を除く領域に形成されたマスク層１０を形成し、その後絶縁膜９のエッチバック工程を行っている。そのため、新たなマスクを形成することなく、エッチバック工程後に残った絶縁膜９（あるいはマスク層１０）をそのまま低抵抗領域１５の形成用のマスクとして用いることができる。

次に、図６に示すように、半導体基板１上の全面に層間絶縁膜２１（例えば、ＣＶＤ法によって形成されたＢＰＳＧ膜やシリコン窒化膜）を形成する。次に、当該第２の該層間絶縁膜２１を選択的にエッチングし、低抵抗領域１５，ゲート電極４，高濃度のソース層１６及びドレイン層１７のそれぞれの表面を一部露出させるコンタクトホール２２，２３，２４を形成する。

次に、各コンタクトホール２２，２３，２４内及び層間絶縁膜２１上にスパッタリング法等でアルミニウムやチタン等から成る金属配線２５を形成することで、ポリシリコン抵抗層５及びＭＯＳトランジスタ２０は他の素子と電気的に接続される。その後、必要に応じて多層金属配線の形成やパッシベーション膜の形成を行う。

以上説明したように、本実施形態では、絶縁膜９上にポリシリコン抵抗層５と重畳するマスク層１０を形成し、その後当該マスク層１０を用いて絶縁膜９をエッチバックしている。かかる製造方法によれば、マスク層１０が障壁となって下地の抵抗層の表面が研削されることが防止される。そして、設計値とほぼずれのない抵抗値を有するポリシリコン抵抗層５を得る事ができる。また、同一チップ内やは他のチップとの関係で各抵抗層の抵抗値のバラツキを抑制し、面内均一性に優れた抵抗層を得ることができる。本発明者の検証によれば、従来の製造方法において抵抗層の実際の抵抗値と設計値とのバラツキが２６パーセント程度あったものが、本実施形態の製造方法ではそのバラツキを３パーセント未満に抑えることができた。

また、エッチバック工程の際にポリシリコン抵抗層５のコンタクトホール形成領域１１を露出させることで、低抵抗領域１５の形成と高濃度のソース層１６及びドレイン層１７の形成を同時に行うことがきるようになり、製造工程を簡略化することができた。

なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で種々の設計変更が可能であることは言うまでも無い。例えば、上記実施形態では、ポリシリコン抵抗層４の上に２つのコンタクトホールが形成される構成について説明したが、さらに複数のコンタクトホールが形成されるような抵抗層に本発明を適用することもできる。また、上記実施形態ではマスク層１０を除去した後に、ポリシリコン抵抗層５上に残った絶縁膜９と、サイドウォールスペーサ膜１３をマスクの一部として用いてイオン注入１４を行っていたが、絶縁膜９に代えてマスク層１０をマスクの一部としてイオン注入１４を行い、その後でマスク層１０を除去してもよい。本発明は抵抗層を有する半導体装置の製造方法に広く適用できるものである。

本発明の半導体装置の製造方法を説明する断面図である。本発明の半導体装置の製造方法を説明する断面図である。本発明の半導体装置の製造方法を説明する平面図である。本発明の半導体装置の製造方法を説明する断面図である。本発明の半導体装置の製造方法を説明する断面図である。本発明の半導体装置の製造方法を説明する断面図である。従来の半導体装置の製造方法を説明する断面図である。従来の半導体装置の製造方法を説明する断面図である。従来の半導体装置の製造方法を説明する断面図である。

符号の説明

１半導体基板２フィールド絶縁膜３ゲート絶縁膜４ゲート電極
５ポリシリコン抵抗層６イオン注入７低濃度のソース層
８低濃度のドレイン層９絶縁膜１０マスク層
１１コンタクトホール形成領域１２，１３サイドウォールスペーサ膜
１４イオン注入１５低抵抗領域１６高濃度のソース層
１７高濃度のドレイン層２０ＭＯＳトランジスタ２１層間絶縁膜
２２，２３，２４コンタクトホール２５金属配線１００半導体基板
１０１フィールド絶縁膜１０２ゲート絶縁膜
１０３ポリシリコン抵抗層１０４ゲート電極１０５低濃度のソース層
１０６低濃度のドレイン層１０７絶縁膜
１０８サイドウォールスペーサ膜１０９高濃度のソース層
１１０高濃度のドレイン層１１１低抵抗領域

Claims

抵抗層とＬＤＤ構造のＭＯＳトランジスタを同一半導体基板上に備えた半導体装置の製造方法であって、
半導体基板の表面に第１の絶縁膜と、前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、
前記第１の絶縁膜上に抵抗層を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ＭＯＳトランジスタの低濃度のソース層及びドレイン層を形成するための第１のイオン注入を行う工程と、
前記抵抗層及び前記ゲート電極を被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記抵抗層と重畳するマスク層を形成する工程と、
前記マスク層を用いて前記第２の絶縁膜をエッチバックし、前記ゲート電極に隣接するサイドウォールスペーサ膜を形成する工程と、
前記低濃度のソース層及びドレイン層と重畳する領域に高濃度のソース層及びドレイン層を形成するための第２のイオン注入を行う工程とを有することを特徴とする半導体装置の製造方法。
前記マスク層を形成する工程において、前記マスク層は、前記抵抗層に至るコンタクトホールが形成される予定の領域を除く領域に形成され、
前記第２の絶縁膜をエッチバックする際に、前記抵抗層の前記コンタクトホールが形成される予定の領域を露出させることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２の絶縁膜をエッチバックする工程の後に、前記抵抗層上に形成された第２の絶縁膜または前記マスク層をマスクとして用いて、前記抵抗層の表面にコンタクト抵抗を下げるための低抵抗領域を形成する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
前記第２のイオン注入を行う工程と、前記低抵抗領域を形成する工程とを同時に行うことを特徴とする請求項３に記載の半導体装置の製造方法。
半導体基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に抵抗層を形成する工程と、
前記抵抗層を被覆する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記抵抗層と重畳するマスク層を形成する工程と、
前記マスク層を用いて前記第２の絶縁膜をエッチバックする工程と、
前記抵抗層の表面に至るコンタクトホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
前記マスク層を形成する工程において、前記マスク層は、前記コンタクトホールが形成される予定の領域を除く領域に形成され、
前記第２の絶縁膜をエッチバックする際に、前記抵抗層の前記コンタクトホールが形成される予定の領域を露出させることを特徴とする請求項５に記載の半導体装置の製造方法。
前記抵抗層はポリシリコン層を含むことを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。