KR19990074800A - 반도체 소자 및 그의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 230000002093 peripheral effect Effects 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000010030 laminating Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 238000002955 isolation Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 배선형성 후 주변영역에 소오스/드레인 불순물 영역과 메탈플러그를 동시에 형성하므로 공정이 간단하고 소자의 수율을 증가시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
본 발명의 반도체 소자 및 그의 제조 방법은 셀영역과 주변영역이 정의된 기판, 상기 기판상에 게이트 절연막을 개재하고 캡절연막을 갖는 다수 개의 게이트 전극을 형성하고, 상기 각 게이트 전극 양측의 기판 표면내에 LDD영역을 형성하고, 상기 게이트 전극들을 포함하여 배선콘택이 형성될 부위를 제외한 셀영역의 기판상에 그리고 상기 주변영역의 각 게이트 전극 양측에 제 1 절연막을 형성하고, 배선콘택이 형성될 부위를 제외한 상기 셀영역의 제 1 절연막상에 그리고 상기 제 1 절연막과 함께 상기 주변영역의 각 게이트 전극의 절연막 측벽으로 상기 주변영역의 제 1 절연막상에 제 2 절연막을 형성하고, 상기 셀영역의 게이트 전극 사이에 형성된 배선콘택내에 배선을 형성하고, 상기 셀영역에서 배선을 포함한 제 2 절연막상에 제 3 절연막을 형성하고, 상기 주변영역에서 상기 절연막 측벽을 포함한 전면에 평탄한 도전층을 형성하며, 상기 주변영역의 절연막 측벽을 포함한 각 게이트 전극 양측의 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 것을 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 공정이 간단하고 소자의 수율을 향상시키는 반도체 소자 및 그의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자를 나탄낸 구조 단면도이고, 도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 반도체 소자는 도 1에서와 같이, p형이며 셀(Cell)영역과 주변영역 그리고 격리영역과 활성영역이 정의된 반도체 기판(11), 상기 격리영역의 반도체 기판(11) 표면내에 형성되는 필드산화막(12), 상기 반도체 기판(11)상에 게이트 절연막을 개재하고 캡절연막을 갖으며 형성되는 다수 개의 게이트 전극(13), 상기 각 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 형성되는 LDD(Lightly Doped Drain)영역(14), 상기 게이트 전극(13)들을 포함하여 배선콘택이 형성될 부위를 제외한 셀영역의 반도체 기판(11)상에 그리고 상기 주변영역의 각 게이트 전극(13) 양측에 형성되는 제 1 절연막(15), 배선콘택이 형성될 부위를 제외한 상기 셀영역의 제 1 절연막(15)상에 형성되는 제 1 평탄화용 절연막(16), 상기 주변영역에서 상기 제 1 절연막(15)과 함께 각 게이트 전극(13)의 절연막 측벽으로 형성되는 제 2 절연막(17), 상기 주변영역의 절연막 측벽을 포함한 각 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 형성되는 소오스/드레인 불순물 영역(18), 상기 제 2 절연막(17)을 포함한 주변영역의 반도체 기판(11)상에 형성되는 제 3 절연막(19), 상기 제 3 절연막(19)상에 형성되는 제 2 평탄화용 절연막(20), 상기 제 1 평탄화용 절연막(16)과 제 2 평탄화용 절연막(20)상에 형성되는 제 4 절연막(21), 상기 셀영역의 게이트 전극(13) 사이에 형성된 배선콘택내에 형성되는 배선(22)과, 상기 배선(22)을 포함한 셀영역과 주변영역 전면에 형성되는 제 5 절연막(23)으로 형성된다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, p형이며 셀영역과 주변영역이 정의되고 격리영역과 활성영역이 정의된 반도체 기판(11)을 마련한다.
그리고, 상기 격리영역의 반도체 기판(11) 표면내에 필드 산화막(12)을 형성한 후, 상기 활성영역의 반도체 기판(11)상에 게이트 산화막을 개재하고 캡절연막을 갖는 다수 개의 게이트 전극(13)을 형성한다.
이어, 상기 게이트 전극(13)들을 포함한 전면에 제 1 감광막을 도포하고, 상기 제 1 감광막을 포토(Photo) 공정으로 LDD영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 제 1 감광막을 마스크로 저농도 n형 불순물 이온을 주입하고 드라이브-인(Drive-in) 확산하므로 상기 각 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 LDD영역(14)을 형성한 후, 상기 제 1 감광막을 제거한다.
도 2b에서와 같이, 상기 LDD영역(14)이 형성된 전면에 제 1 절연막(15), 제 1 평탄화용 절연막(16)과, 제 2 감광막을 형성하고, 상기 제 2 감광막을 상기 셀영역에만 남도록 포토 공정을 한다.
그리고, 상기 제 2 감광막을 마스크로 상기 주변영역의 제 1 평탄화용 절연막(16)을 식각한 후, 상기 제 2 감광막을 제거한다.
이어, 제 1 절연막(15)과 제 1 평탄화용 절연막(16)상에 제 2 절연막(17)을 형성한 후, 상기 제 1 절연막(15)과 제 2 절연막(17)을 에치백(Etch Back)하므로 상기 주변영역의 각 게이트 전극(13) 양측에 상기 제 1 절연막(15)과 제 2 절연막(17)의 절연막 측벽을 형성한다.
도 2c에서와 같이, 상기 절연막 측벽을 포함한 전면에 버퍼(Buffer)산화막과 제 3 감광막을 형성한 다음, 상기 제 3 감광막을 소오스/드레인 불순물 영역이 형성될 부위에만 제거되도록 포토 공정한다.
그리고, 상기 제 3 감광막을 마스크로 고농도 n형 불순물 이온을 주입하고 드라이브-인 확산하므로 상기 주변영역의 상기 절연막 측벽을 포함한 각 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(18)을 형성한 후, 상기 버퍼산화막과 제 3 감광막을 제거한다.
이어, 상기 소오스/드레인 불순물 영역(18)이 형성된 전면에 제 3 절연막(19)과 제 2 평탄화용 절연막(20)을 형성한다.
그리고, 상기 제 2 평탄화용 절연막(20)상에 제 4 감광막을 형성한 후, 상기 제 4 감광막을 상기 셀영역에만 제거되도록 포토 공정한다.
이어서, 상기 제 4 감광막을 마스크로 상기 셀영역과 주변영역의 단차가 없도록 상기 셀영역의 제 2 평탄화용 절연막(20)과 제 3 절연막(19)을 식각한 후, 상기 제 4 감광막을 제거한 다음, 전면을 평탄화 시킨다.
도 2d에서와 같이, 평탄화된 전면에 제 4 절연막(21)과 제 5 감광막을 형성한 다음, 상기 제 5 감광막을 배선콘택이 형성될 부위만 제거되도록 포토 공정한다.
그리고, 상기 제 5 감광막을 마스크로 상기 제 4 절연막(21), 제 1 평탄화용 절연막(16)과, 제 1 절연막(15)을 선택적으로 식각하여 상기 셀영역의 게이트 전극(13) 사이에 다수 개의 콘택을 형성한 다음, 상기 제 5 감광막을 제거한다.
여기서, 상기 제 4 절연막(21)과 제 1 평탄화용 절연막(16)을 일반적이 식각공정으로 식각하고, 상기 제 1 절연막(15)을 에치백한다.
이어, 상기 콘택들이 형성된 전면에 다결정 실리콘을 형성하고, 에치백 공정을 하여 상기 각 콘택내에 배선(22)을 형성한다.
그리고, 상기 배선(22)들을 포함한 전면에 제 5 절연막(23)을 형성한다.
상기 기술에서 제 1, 제 2, 제 3, 제 4, 제 5 절연막(15,17,19,21,23)과 제 1, 제 2 평탄화용 절연막(16,20)을 화학기상 증착법(CVD:Chemical Vapour Deposition)으로 형성한다.
그러나 종래의 반도체 소자 및 그의 제조 방법은 다음과 같은 이유로 공정이 복잡하고 또한 소자의 수율이 저하된다는 문제점이 있었다.
첫째, 주변영역 트랜지스터의 소오스/드레인 불순물 영역을 형성하기 위하여 별도의 측벽형성용 제 2 절연막 형성 및 식각 공정이 필요하다.
둘째, 소오스/드레인 불순물 영역을 형성하기 위하여 주변영역의 제 1 절연막과 제 1 평탄화용 절연막을 식각한 후 소오스/드레인 불순물 영역 형성 후 전면에 제 3 절연막과 제 2 평탄화용 절연막을 형성하므로, 셀영역과 주변영역에 단차가 발생되어 그 단차를 제거하기 위해 셀영역의 절연막을 선택 식각하는 추가 공정이 필요하다.
셋째, 다수의 절연막 형성 공정으로 인한 종횡비의 증가로 콘택 마진(Contact Margin) 확보가 어렵다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 배선형성 후 주변영역에 소오스/드레인 불순물 영역과 메탈플러그를 동시에 형성하므로 공정이 간단하고 소자의 수율이 증가하는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자를 나탄낸 구조 단면도
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 3은 본 발명의 실시예에 따른 반도체 소자를 나탄낸 구조 단면도
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: 필드산화막
33: 게이트 전극 34: LDD영역
35: 제 1 절연막 36: 평탄화용 절연막
37: 배선 38: 제 2 절연막
39: 배리어금속층 40: 메탈플러그층
41: 소오스/드레인 불순물 영역
본 발명의 반도체 소자는 셀영역과 주변영역이 정의된 기판, 상기 기판상에 게이트 절연막을 개재하고 캡절연막을 갖으며 형성되는 다수 개의 게이트 전극, 상기 각 게이트 전극 양측의 기판 표면내에 형성되는 LDD영역, 상기 게이트 전극들을 포함하여 배선콘택이 형성될 부위를 제외한 셀영역의 기판상에 그리고 상기 주변영역의 각 게이트 전극 양측에 형성되는 제 1 절연막, 배선콘택이 형성될 부위를 제외한 상기 셀영역의 제 1 절연막상에 그리고 상기 주변영역에서 상기 제 1 절연막과 함께 각 게이트 전극의 절연막 측벽으로 형성되는 제 2 절연막, 상기 셀영역의 게이트 전극 사이에 형성된 배선콘택내에 형성되는 배선, 상기 셀영역에서 배선을 포함한 제 2 절연막상에 형성되는 제 3 절연막, 상기 주변영역에서 상기 절연막 측벽을 포함한 전면에 평탄하게 형성되는 도전층과, 상기 주변영역의 절연막 측벽을 포함한 각 게이트 전극 양측의 기판 표면내에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 제조 방법은 셀영역과 주변영역이 정의된 기판을 마련하는 단계, 상기 기판상에 게이트 절연막을 개재하고 캡절연막을 갖는 다수개의 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 기판 표면내에 LDD영역을 형성하는 단계, 상기 게이트 전극들을 포함한 기판상에 제 1, 제 2 절연막을 형성하는 단계, 상기 셀영역의 게이트 전극 사이에 콘택홀이 형성되도록 상기 제 1, 제 2 절연막을 식각하는 단계, 상기 콘택홀들내에 제 1 도전체를 형성하는 단계, 상기 제 1 도전체를 포함한 제 2 절연막상에 제 3 절연막을 형성하는 단계, 상기 주변영역의 제 1, 제 2, 제 3 절연막을 식각하여 상기 주변영역의 게이트 전극 양측에 제 1, 제 2 절연막 측벽을 형성하는 단계, 상기 주변영역에 불순물이온을 주입하는 단계와, 상기 주변영역의 전면에 평탄한 제 2 도전체를 형성하는 동시에 상기 주변영역의 제 1, 제 2 절연막 측벽을 포함한 게이트 전극 양측의 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나탄낸 구조 단면도이고, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자는 도 3에서와 같이, p형이며 셀영역과 주변영역 그리고 격리영역과 활성영역이 정의된 반도체 기판(31), 상기 격리영역의 반도체 기판(31) 표면내에 형성되는 필드산화막(32), 상기 반도체 기판(31)상에 게이트 절연막을 개재하고 캡절연막을 갖으며 형성되는 다수 개의 게이트 전극(33), 상기 각 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 형성되는 LDD영역(34), 상기 게이트 전극(33)들을 포함하여 배선콘택이 형성될 부위를 제외한 셀영역의 반도체 기판(31)상에 그리고 상기 주변영역의 각 게이트 전극(33) 양측에 형성되는 제 1 절연막(35), 배선콘택이 형성될 부위를 제외한 상기 셀영역의 제 1 절연막(35)상에 그리고 상기 주변영역에서 상기 제 1 절연막(35)과 함께 각 게이트 전극(33)의 절연막 측벽으로 형성되는 평탄화용 절연막(36), 상기 셀영역의 게이트 전극(33) 사이에 형성된 배선콘택내에 형성되는 배선(37), 상기 셀영역에서 배선(37)을 포함한 평탄화용 절연막(36)상에 형성되는 제 2 절연막(38), 상기 주변영역에서 상기 절연막 측벽을 포함한 전면에 형성되는 배리어(Barrier)금속층(39), 상기 배리어금속층(39)상에 형성되는 메탈플러그(Metal plug)층(40)과, 상기 주변영역의 절연막 측벽을 포함한 각 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 형성되는 소오스/드레인 불순물 영역(41)으로 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 도 4a에서와 같이, p형이며 셀영역과 주변영역이 정의되고 격리영역과 활성영역이 정의된 반도체 기판(31)을 마련한다.
그리고, 상기 격리영역의 반도체 기판(31) 표면내에 필드 산화막(32)을 형성한 후, 상기 활성영역의 반도체 기판(31)상에 게이트 산화막을 개재하고 캡절연막을 갖는 다수 개의 게이트 전극(33)을 형성한다.
이어, 상기 게이트 전극(33)들을 포함한 전면에 제 1 감광막을 도포하고, 상기 제 1 감광막을 포토 공정으로 LDD영역이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 제 1 감광막을 마스크로 저농도 n형 불순물 이온을 주입하고 드라이브-인 확산하므로 상기 각 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 LDD영역(34)을 형성한 후, 상기 제 1 감광막을 제거한다.
도 4b에서와 같이, 상기 LDD영역(34)이 형성된 전면에 제 1 절연막(35)과 평탄화용 절연막(36)과, 제 2 감광막을 형성하고, 상기 제 2 감광막을 상기 셀영역의 배선콘택이 형성될 부위만 제거되도록 포토 공정한다.
그리고, 상기 제 2 감광막을 마스크로 상기 평탄화용 절연막(36)과 제 1 절연막(35)을 선택적으로 식각하여 상기 셀영역의 게이트 전극(33) 사이에 다수 개의 콘택을 형성한 다음, 상기 제 2 감광막을 제거한다.
여기서, 상기 평탄화용 절연막(36)을 일반적이 식각공정으로 식각하고, 상기 제 1 절연막(35)을 에치백한다.
이어, 상기 콘택들이 형성된 전면에 다결정 실리콘을 형성한 다음, 에치백 공정을 하여 상기 각 콘택내에 배선(37)을 형성한다.
도 4c에서와 같이, 상기 배선(37)들을 포함한 전면에 제 2 절연막(38)과 제 3 감광막을 형성한 다음, 상기 제 3 감광막을 상기 셀영역에만 남도록 포토 공정한다.
그리고, 상기 제 3 감광막을 마스크로 상기 주변영역의 제 1, 제 2 절연막(35,38)과 평탄화용 절연막(36)을 에치백 공정을 하여 상기 주변영역의 각 게이트 전극(33) 양측에 상기 제 1 절연막(35)과 평탄화용 절연막(36)의 잔여물인 절연막 측벽을 형성한다.
이어, 상기 절연막 측벽을 포함한 게이트 전극(33)들을 마스크로 고농도 n형 불순물 이온을 주입한 다음, 상기 제 3 감광막을 제거한다.
도 4d에서와 같이, 전면에 배리어금속층(39)과 메탈플러그층(40)을 형성한다.
그리고, 전면을 RTP(Rapid Thermal Process)공정한 다음, 상기 메탈플러그층(40)을 화학적 기계적 경연 연마(CMP:Chemical Mechanical Polishing)하여 전면을 평탄화 시킨다.
이때, 상기 화학적 기계적 경연 연마 공정으로 상기 셀영역의 배리어금속층(39)과 메탈플러그층(40)을 제거한다.
여기서, 상기 전면의 RTP 공정에 의해 상기 주변영역에 주입된 고농도 n형 불순물 이온이 드라이브-인 확산하므로 상기 주변영역의 상기 절연막 측벽을 포함한 각 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 소오스/드레인 불순물 영역(41)을 형성한다.
상기 주변영역에 메탈플러그층(40)의 형성으로 콘택마진이 증가되고 비트라인(Bit line) 저항이 감소된다.
상기 기술에서 제 1, 제 2 절연막(35,38)과 평탄화용 절연막(36)을 화학기상 증착법으로 형성한다.
본 발명의 반도체 소자 및 그의 제조 방법은 주변영역에 소오스/드레인 불순물 영역과 메탈플러그를 동시에 형성하기 때문에 다음과 같은 이유로 공정이 간단하고 또한 소자의 수율 향상의 효과가 있다.
첫째, 배선형성시 형성된 제 1 절연막과 평탄화용 절연막을 식각하여 절연막 측벽을 형성하기 때문에, 주변영역 트랜지스터의 소오스/드레인 불순물 영역을 형성하기 위한 별도의 절연막 형성 및 식각 공정이 필요없다.
둘째, 배선 형성후에 소오스/드레인 불순물 영역을 형성하므로, 셀영역과 주변영역에 단차가 발생되지 않아 단차를 제거하기 위한 추가 공정이 필요없다.
셋째, 절연막이 아닌 메탈플러그층을 주변영역에 형성하므로 콘택 마진이 증가한다.
Claims (5)
- 셀영역과 주변영역이 정의된 기판;상기 기판상에 게이트 절연막을 개재하고 캡절연막을 갖으며 형성되는 다수 개의 게이트 전극;상기 각 게이트 전극 양측의 기판 표면내에 형성되는 LDD영역;상기 게이트 전극들을 포함하여 배선콘택이 형성될 부위를 제외한 셀영역의 기판상에 그리고 상기 주변영역의 각 게이트 전극 양측에 형성되는 제 1 절연막;배선콘택이 형성될 부위를 제외한 상기 셀영역의 제 1 절연막상에 그리고 상기 주변영역에서 상기 제 1 절연막과 함께 각 게이트 전극의 절연막 측벽으로 형성되는 제 2 절연막;상기 셀영역의 게이트 전극 사이에 형성된 배선콘택내에 형성되는 배선;상기 셀영역에서 배선을 포함한 제 2 절연막상에 형성되는 제 3 절연막;상기 주변영역에서 상기 절연막 측벽을 포함한 전면에 평탄하게 형성되는 도전층;상기 주변영역의 절연막 측벽을 포함한 각 게이트 전극 양측의 기판 표면내에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 도전층은 배리어금속층과 메탈플러그층의 적층구조임을 특징으로 하는 반도체 소자.
- 셀영역과 주변영역이 정의된 기판을 마련하는 단계;상기 기판상에 게이트 절연막을 개재하고 캡절연막을 갖는 다수개의 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판 표면내에 LDD영역을 형성하는 단계;상기 게이트 전극들을 포함한 기판상에 제 1, 제 2 절연막을 형성하는 단계;상기 셀영역의 게이트 전극 사이에 콘택홀이 형성되도록 상기 제 1, 제 2 절연막을 식각하는 단계;상기 콘택홀들내에 제 1 도전체를 형성하는 단계;상기 제 1 도전체를 포함한 제 2 절연막상에 제 3 절연막을 형성하는 단계;상기 주변영역의 제 1, 제 2, 제 3 절연막을 식각하여 상기 주변영역의 게이트 전극 양측에 제 1, 제 2 절연막 측벽을 형성하는 단계;상기 주변영역에 불순물이온을 주입하는 단계;상기 주변영역의 전면에 평탄한 제 2 도전체를 형성하는 동시에 상기 주변영역의 제 1, 제 2 절연막 측벽을 포함한 게이트 전극 양측의 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 제 2 도전체를 배리어금속층과 메탈플러그층을 적층하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 제 2 도전체를 CMP 공정으로 평탄화함을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980008626A KR100259075B1 (ko) | 1998-03-14 | 1998-03-14 | 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980008626A KR100259075B1 (ko) | 1998-03-14 | 1998-03-14 | 반도체 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990074800A true KR19990074800A (ko) | 1999-10-05 |
| KR100259075B1 KR100259075B1 (ko) | 2000-06-15 |
Family
ID=19534799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980008626A KR100259075B1 (ko) | 1998-03-14 | 1998-03-14 | 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100259075B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378200B1 (ko) * | 2001-05-22 | 2003-03-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
| KR100444306B1 (ko) * | 2001-12-31 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100478667B1 (ko) * | 2001-12-13 | 2005-03-28 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| KR101133710B1 (ko) * | 2010-10-11 | 2012-04-13 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364806B1 (ko) * | 2000-12-28 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1998
- 1998-03-14 KR KR1019980008626A patent/KR100259075B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100378200B1 (ko) * | 2001-05-22 | 2003-03-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
| KR100478667B1 (ko) * | 2001-12-13 | 2005-03-28 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| KR100444306B1 (ko) * | 2001-12-31 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR101133710B1 (ko) * | 2010-10-11 | 2012-04-13 | 에스케이하이닉스 주식회사 | 반도체 장치 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100259075B1 (ko) | 2000-06-15 |
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