JPH1167904A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1167904A JPH1167904A JP22052797A JP22052797A JPH1167904A JP H1167904 A JPH1167904 A JP H1167904A JP 22052797 A JP22052797 A JP 22052797A JP 22052797 A JP22052797 A JP 22052797A JP H1167904 A JPH1167904 A JP H1167904A
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Abstract
(57)【要約】
【課題】 半導体集積回路装置の信頼度を向上すること
ができる技術を提供する。 【解決手段】 ｎ+ 型半導体領域１５に接するコンタク
トホール２２ａおよびゲート電極１１ｂに接するコンタ
クトホール２２ｂを同時に形成する際、すでにゲート電
極１１ｂ上の窒化シリコン膜１６，１０が除去されてお
り、コンタクトホール２２ａの底の窒化シリコン膜１６
を必要以上にオーバーエッチングしなくてもよいので、
埋め込み型浅溝アイソレーションとコンタクトホール２
２ａに合わせずれが生じても、素子分離領域の端部の埋
め込み型浅溝アイソレーションを構成する酸化シリコン
膜５が削れにくくなる。
ができる技術を提供する。 【解決手段】 ｎ+ 型半導体領域１５に接するコンタク
トホール２２ａおよびゲート電極１１ｂに接するコンタ
クトホール２２ｂを同時に形成する際、すでにゲート電
極１１ｂ上の窒化シリコン膜１６，１０が除去されてお
り、コンタクトホール２２ａの底の窒化シリコン膜１６
を必要以上にオーバーエッチングしなくてもよいので、
埋め込み型浅溝アイソレーションとコンタクトホール２
２ａに合わせずれが生じても、素子分離領域の端部の埋
め込み型浅溝アイソレーションを構成する酸化シリコン
膜５が削れにくくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置の製造方法に関し、特
に、自己整合コンタクトおよびボーダーレス・コンタク
トによってＭＩＳＦＥＴのソース領域、ドレイン領域と
配線層とが接続された半導体集積回路装置に適用して有
効な技術に関するものである。
tal Insulator Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置の製造方法に関し、特
に、自己整合コンタクトおよびボーダーレス・コンタク
トによってＭＩＳＦＥＴのソース領域、ドレイン領域と
配線層とが接続された半導体集積回路装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴って
半導体素子の微細化が進んでおり、現在、最小加工寸法
0.２〜0.３μｍの加工技術によって半導体素子は形成さ
れている。しかしながら、例えば、ＤＲＡＭ（Dynamic
Random Access Memory）のメモリセルにおいては、メモ
リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
に接して設けられるコンタクトホールとゲート電極との
合わせ余裕、および上記コンタクトホールと素子分離領
域との合わせ余裕が小さくなり、フォトリソグラフィ技
術の加工限界以下の寸法でコンタクトホールを形成する
必要が生じている。そこで、上記コンタクトホールとゲ
ート電極との合わせずれが許容できる自己整合コンタク
ト（Self Aligned Contact）および上記コンタクトホー
ルと素子分離領域との合わせずれが許容できるボーダー
レス・コンタクト（Borderless Contact）を用いたコン
タクトホールの形成が検討されている。
半導体素子の微細化が進んでおり、現在、最小加工寸法
0.２〜0.３μｍの加工技術によって半導体素子は形成さ
れている。しかしながら、例えば、ＤＲＡＭ（Dynamic
Random Access Memory）のメモリセルにおいては、メモ
リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
に接して設けられるコンタクトホールとゲート電極との
合わせ余裕、および上記コンタクトホールと素子分離領
域との合わせ余裕が小さくなり、フォトリソグラフィ技
術の加工限界以下の寸法でコンタクトホールを形成する
必要が生じている。そこで、上記コンタクトホールとゲ
ート電極との合わせずれが許容できる自己整合コンタク
ト（Self Aligned Contact）および上記コンタクトホー
ルと素子分離領域との合わせずれが許容できるボーダー
レス・コンタクト（Borderless Contact）を用いたコン
タクトホールの形成が検討されている。
【０００３】次に、自己整合コンタクトおよびボーダー
レス・コンタクトを適用したｎチャネル型ＭＩＳＦＥＴ
の製造方法を図２２および図２３を用いて説明する。
レス・コンタクトを適用したｎチャネル型ＭＩＳＦＥＴ
の製造方法を図２２および図２３を用いて説明する。
【０００４】まず、図２２に示すように、ｐ型シリコン
単結晶からなる半導体基板３８の主面上に形成された浅
い溝３９に酸化シリコン膜４０を埋め込むことによって
素子分離用の埋め込み型浅溝アイソレーションを形成し
た後、半導体基板３８の表面にゲート絶縁膜４１を形成
し、次いで、半導体基板３８上にＣＶＤ（Chemical Vap
or Deposition ）法でリン（Ｐ）を添加した多結晶シリ
コン膜（図示せず）および窒化シリコン膜４２を順次堆
積する。
単結晶からなる半導体基板３８の主面上に形成された浅
い溝３９に酸化シリコン膜４０を埋め込むことによって
素子分離用の埋め込み型浅溝アイソレーションを形成し
た後、半導体基板３８の表面にゲート絶縁膜４１を形成
し、次いで、半導体基板３８上にＣＶＤ（Chemical Vap
or Deposition ）法でリン（Ｐ）を添加した多結晶シリ
コン膜（図示せず）および窒化シリコン膜４２を順次堆
積する。
【０００５】次に、パターニングされたフォトレジスト
をマスクにして窒化シリコン膜４２および多結晶シリコ
ン膜を順次エッチングし、多結晶シリコン膜によって構
成されるゲート電極４３ａ，４３ｂを形成した後、ゲー
ト電極４３ａをマスクにして半導体基板３８にｎ型不純
物（例えば、Ｐ）を導入し、ｎチャネル型ＭＩＳＦＥＴ
のソース領域、ドレイン領域の一部を構成する低濃度の
ｎ- 型半導体領域４４を形成する。
をマスクにして窒化シリコン膜４２および多結晶シリコ
ン膜を順次エッチングし、多結晶シリコン膜によって構
成されるゲート電極４３ａ，４３ｂを形成した後、ゲー
ト電極４３ａをマスクにして半導体基板３８にｎ型不純
物（例えば、Ｐ）を導入し、ｎチャネル型ＭＩＳＦＥＴ
のソース領域、ドレイン領域の一部を構成する低濃度の
ｎ- 型半導体領域４４を形成する。
【０００６】次いで、半導体基板３８上に窒化シリコン
膜（図示せず）をＣＶＤ法で堆積した後、ＲＩＥ（Reac
tive Ion Etching）法による異方性エッチングによっ
て、上記窒化シリコン膜を全面エッチングすることによ
り、ゲート電極４３ａ，４３ｂの側壁のみに窒化シリコ
ン膜を残存させる。この窒化シリコン膜がオフセット領
域を形成するためのサイドウォールスペーサ４５とな
る。
膜（図示せず）をＣＶＤ法で堆積した後、ＲＩＥ（Reac
tive Ion Etching）法による異方性エッチングによっ
て、上記窒化シリコン膜を全面エッチングすることによ
り、ゲート電極４３ａ，４３ｂの側壁のみに窒化シリコ
ン膜を残存させる。この窒化シリコン膜がオフセット領
域を形成するためのサイドウォールスペーサ４５とな
る。
【０００７】次に、窒化シリコン膜４２、ゲート電極４
３ａおよびサイドウォールスペーサ４５をマスクにし
て、半導体基板３８にｎ型不純物（例えば、砒素（Ａ
ｓ））を導入し、ｎチャネル型ＭＩＳＦＥＴのソース領
域、ドレイン領域の他の一部を構成する高濃度のｎ+ 型
半導体領域４６を形成する。
３ａおよびサイドウォールスペーサ４５をマスクにし
て、半導体基板３８にｎ型不純物（例えば、砒素（Ａ
ｓ））を導入し、ｎチャネル型ＭＩＳＦＥＴのソース領
域、ドレイン領域の他の一部を構成する高濃度のｎ+ 型
半導体領域４６を形成する。
【０００８】次いで、埋め込み型浅溝アイソレーション
とコンタクトホールとの合わせずれを許容することがで
きるボーダーレス・コンタクトを用いてｎ+ 型半導体領
域４６に接するコンタクトホールを形成するために、半
導体基板３８上に窒化シリコン膜４７を堆積する。
とコンタクトホールとの合わせずれを許容することがで
きるボーダーレス・コンタクトを用いてｎ+ 型半導体領
域４６に接するコンタクトホールを形成するために、半
導体基板３８上に窒化シリコン膜４７を堆積する。
【０００９】次に、図２３に示すように、半導体基板３
８上に酸化シリコン膜によって構成される層間絶縁膜４
８を形成した後、パターニングされたフォトレジストを
マスクにして層間絶縁膜４８をエッチングする。次い
で、ｎ+ 型半導体領域４６上の窒化シリコン膜４７を低
ダメージ条件でエッチングすることにより、ｎ+ 型半導
体領域４６に達するコンタクトホール４９ａを形成し、
同時に、ゲート電極４３ｂ上の窒化シリコン膜４７，４
２を順次エッチングして、ゲート電極４３ｂに達するコ
ンタクトホール４９ｂを形成する。
８上に酸化シリコン膜によって構成される層間絶縁膜４
８を形成した後、パターニングされたフォトレジストを
マスクにして層間絶縁膜４８をエッチングする。次い
で、ｎ+ 型半導体領域４６上の窒化シリコン膜４７を低
ダメージ条件でエッチングすることにより、ｎ+ 型半導
体領域４６に達するコンタクトホール４９ａを形成し、
同時に、ゲート電極４３ｂ上の窒化シリコン膜４７，４
２を順次エッチングして、ゲート電極４３ｂに達するコ
ンタクトホール４９ｂを形成する。
【００１０】ｎ+ 型半導体領域４６に達するコンタクト
ホール４９ａは、コンタクトホール４９ａとゲート電極
４３ａとの合わせ余裕をとる必要がない自己整合コンタ
クトにより形成されている。すなわち、層間絶縁膜４８
のエッチングは、エッチング選択比の違いから窒化シリ
コン膜４２，４５，４７で止まり、ゲート電極４３ａは
エッチングされない。
ホール４９ａは、コンタクトホール４９ａとゲート電極
４３ａとの合わせ余裕をとる必要がない自己整合コンタ
クトにより形成されている。すなわち、層間絶縁膜４８
のエッチングは、エッチング選択比の違いから窒化シリ
コン膜４２，４５，４７で止まり、ゲート電極４３ａは
エッチングされない。
【００１１】この後、半導体基板４１上に堆積した金属
膜（図示せず）の表面を加工して埋め込み配線５０を形
成する。
膜（図示せず）の表面を加工して埋め込み配線５０を形
成する。
【００１２】なお、自己整合コンタクトおよびボーダー
レス・コンタクトについては、例えば、アイ・イー・デ
ィー・エム（International Electron Device Meetings
"ANovel Borderless Contact/Interconnect Technolog
y Using Alumium Oxide Etch Stop for High Performan
ce SRAM and logic" pp.441〜444, 1993 ）に記載され
ている。
レス・コンタクトについては、例えば、アイ・イー・デ
ィー・エム（International Electron Device Meetings
"ANovel Borderless Contact/Interconnect Technolog
y Using Alumium Oxide Etch Stop for High Performan
ce SRAM and logic" pp.441〜444, 1993 ）に記載され
ている。
【００１３】
【発明が解決しようとする課題】本発明者は、自己整合
コンタクトおよびボーダーレス・コンタクトを適用した
前記ｎチャネル型ＭＩＳＦＥＴの製造方法において、以
下の問題点を見いだした。
コンタクトおよびボーダーレス・コンタクトを適用した
前記ｎチャネル型ＭＩＳＦＥＴの製造方法において、以
下の問題点を見いだした。
【００１４】すなわち、図２４に示すように、ｎ+ 型半
導体領域４６に達するコンタクトホール４９ａおよびゲ
ート電極４３ｂに達するコンタクトホール４９ｂを形成
する際、コンタクトホール４９ａの底の窒化シリコン膜
４７およびコンタクトホール４９ｂの底の窒化シリコン
膜４７，４２は同一工程にてエッチングされる。
導体領域４６に達するコンタクトホール４９ａおよびゲ
ート電極４３ｂに達するコンタクトホール４９ｂを形成
する際、コンタクトホール４９ａの底の窒化シリコン膜
４７およびコンタクトホール４９ｂの底の窒化シリコン
膜４７，４２は同一工程にてエッチングされる。
【００１５】しかし、埋め込み型アイソレーションとコ
ンタクトホール４９ａ、またはゲート電極４３ｂとコン
タクトホール４９ｂに合わせずれが生じ、さらに、酸化
シリコン膜に対する窒化シリコン膜のエッチング選択比
が小さいと、コンタクトホール４９ｂの底の窒化シリコ
ン膜４７，４２をエッチングしている間に、コンタクト
ホール４９ａの底の窒化シリコン膜４７が全てエッチン
グされ、さらに、埋め込み型浅溝アイソレーションを構
成する酸化シリコン膜４０がオーバーエッチングされて
しまう。
ンタクトホール４９ａ、またはゲート電極４３ｂとコン
タクトホール４９ｂに合わせずれが生じ、さらに、酸化
シリコン膜に対する窒化シリコン膜のエッチング選択比
が小さいと、コンタクトホール４９ｂの底の窒化シリコ
ン膜４７，４２をエッチングしている間に、コンタクト
ホール４９ａの底の窒化シリコン膜４７が全てエッチン
グされ、さらに、埋め込み型浅溝アイソレーションを構
成する酸化シリコン膜４０がオーバーエッチングされて
しまう。
【００１６】埋め込み型浅溝アイソレーションを構成す
る酸化シリコン膜４０が削り込まれると、埋め込み型浅
溝アイソレーションの端部でｎ+ 型半導体領域４６を形
成していない半導体基板３８にコンタクトホール４９ａ
が達し、埋め込み配線５０がｎ+ 型半導体領域４６とｐ
型の半導体基板３８とに接続されて接合リークが生ず
る。さらに、埋め込み型浅溝アイソレーションの厚さが
局所的に薄くなり、この部分で埋め込み型配線５０が半
導体基板３８に接近して埋め込み型浅溝アイソレーショ
ン下の半導体基板３８が反転しやすくなる。
る酸化シリコン膜４０が削り込まれると、埋め込み型浅
溝アイソレーションの端部でｎ+ 型半導体領域４６を形
成していない半導体基板３８にコンタクトホール４９ａ
が達し、埋め込み配線５０がｎ+ 型半導体領域４６とｐ
型の半導体基板３８とに接続されて接合リークが生ず
る。さらに、埋め込み型浅溝アイソレーションの厚さが
局所的に薄くなり、この部分で埋め込み型配線５０が半
導体基板３８に接近して埋め込み型浅溝アイソレーショ
ン下の半導体基板３８が反転しやすくなる。
【００１７】本発明の目的は、半導体集積回路装置の信
頼度を向上することができる技術を提供することにあ
る。
頼度を向上することができる技術を提供することにあ
る。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ＭＩ
ＳＦＥＴのソース領域またはドレイン領域に接する第１
のコンタクトホールおよび他のＭＩＳＦＥＴのゲート電
極に接する第２のコンタクトホールを形成する際、ま
ず、半導体基板の主面上の素子分離領域にフィールド絶
縁膜を形成した後、半導体基板上にゲート絶縁膜を形成
し、次いで、半導体基板上に多結晶シリコン膜および第
１の窒化シリコン膜を順次堆積する。次に、パターニン
グされたフォトレジストをマスクにして第１の窒化シリ
コン膜および多結晶シリコン膜を順次エッチングし、多
結晶シリコン膜によって構成されるゲート電極を形成し
た後、半導体基板上に第２の窒化シリコン膜を堆積し、
次いで、第２の窒化シリコン膜を全面エッチングして、
ゲート電極の側壁にサイドウォールスペーサを形成す
る。次に、半導体基板上に第３の窒化シリコン膜を堆積
し、続いて半導体基板上に反射防止膜を塗布した後、ゲ
ート電極が露出するまで、パターニングされたフォトレ
ジストをマスクにして第２のコンタクトホールを形成す
る領域の反射防止膜、第３の窒化シリコン膜および第１
の窒化シリコン膜を順次エッチングし、次いで、反射防
止膜を除去する。次に、半導体基板上に層間絶縁膜を形
成した後、パターニングされたフォトレジストをマスク
にして層間絶縁膜をエッチングして、ＭＩＳＦＥＴのソ
ース領域、ドレイン領域上に第１のコンタクトホールの
上部を形成すると同時に、他のＭＩＳＦＥＴのゲート電
極に達する第２のコンタクトホールを形成し、次いで、
第１のコンタクトホールの上部の底に露出した第３の窒
化シリコン膜をエッチングして、ＭＩＳＦＥＴのソース
領域、ドレイン領域に達する第１のコンタクトホールの
下部を形成するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ＭＩ
ＳＦＥＴのソース領域またはドレイン領域に接する第１
のコンタクトホールおよび他のＭＩＳＦＥＴのゲート電
極に接する第２のコンタクトホールを形成する際、ま
ず、半導体基板の主面上の素子分離領域にフィールド絶
縁膜を形成した後、半導体基板上にゲート絶縁膜を形成
し、次いで、半導体基板上に多結晶シリコン膜および第
１の窒化シリコン膜を順次堆積する。次に、パターニン
グされたフォトレジストをマスクにして第１の窒化シリ
コン膜および多結晶シリコン膜を順次エッチングし、多
結晶シリコン膜によって構成されるゲート電極を形成し
た後、半導体基板上に第２の窒化シリコン膜を堆積し、
次いで、第２の窒化シリコン膜を全面エッチングして、
ゲート電極の側壁にサイドウォールスペーサを形成す
る。次に、半導体基板上に第３の窒化シリコン膜を堆積
し、続いて半導体基板上に反射防止膜を塗布した後、ゲ
ート電極が露出するまで、パターニングされたフォトレ
ジストをマスクにして第２のコンタクトホールを形成す
る領域の反射防止膜、第３の窒化シリコン膜および第１
の窒化シリコン膜を順次エッチングし、次いで、反射防
止膜を除去する。次に、半導体基板上に層間絶縁膜を形
成した後、パターニングされたフォトレジストをマスク
にして層間絶縁膜をエッチングして、ＭＩＳＦＥＴのソ
ース領域、ドレイン領域上に第１のコンタクトホールの
上部を形成すると同時に、他のＭＩＳＦＥＴのゲート電
極に達する第２のコンタクトホールを形成し、次いで、
第１のコンタクトホールの上部の底に露出した第３の窒
化シリコン膜をエッチングして、ＭＩＳＦＥＴのソース
領域、ドレイン領域に達する第１のコンタクトホールの
下部を形成するものである。
【００２０】（２）また、本発明の半導体集積回路装置
の製造方法は、ＭＩＳＦＥＴのソース領域またはドレイ
ン領域に接する第１のコンタクトホールおよび他のＭＩ
ＳＦＥＴのゲート電極に接する第２のコンタクトホール
を形成する際、まず、半導体基板の主面上の素子分離領
域にフィールド絶縁膜を形成した後、半導体基板上にゲ
ート絶縁膜を形成し、次いで、半導体基板上に多結晶シ
リコン膜および第１の窒化シリコン膜を順次堆積する。
次に、パターニングされたフォトレジストをマスクにし
て第１の窒化シリコン膜および多結晶シリコン膜を順次
エッチングし、多結晶シリコン膜によって構成されるゲ
ート電極を形成すると同時に、第２のコンタクトホール
が接続されるゲート電極に隣接してダミーゲート電極を
形成した後、半導体基板上に第２の窒化シリコン膜を堆
積し、次いで、第２の窒化シリコン膜を全面エッチング
して、ゲート電極の側壁にサイドウォールスペーサを形
成する。次に、半導体基板上に第３の窒化シリコン膜を
堆積した後、ゲート電極が露出するまで、パターニング
されたフォトレジストをマスクにして第２のコンタクト
ホールを形成する領域の第３の窒化シリコン膜および第
１の窒化シリコン膜を順次エッチングする。次に、半導
体基板上に層間絶縁膜を形成した後、パターニングされ
たフォトレジストをマスクにして層間絶縁膜をエッチン
グして、ＭＩＳＦＥＴのソース領域、ドレイン領域上に
第１のコンタクトホールの上部を形成すると同時に、他
のＭＩＳＦＥＴのゲート電極に達する第２のコンタクト
ホールを形成し、次いで、第１のコンタクトホールの上
部の底に露出した第３の窒化シリコン膜をエッチングし
て、ＭＩＳＦＥＴのソース領域、ドレイン領域に達する
第１のコンタクトホールの下部を形成するものである。
の製造方法は、ＭＩＳＦＥＴのソース領域またはドレイ
ン領域に接する第１のコンタクトホールおよび他のＭＩ
ＳＦＥＴのゲート電極に接する第２のコンタクトホール
を形成する際、まず、半導体基板の主面上の素子分離領
域にフィールド絶縁膜を形成した後、半導体基板上にゲ
ート絶縁膜を形成し、次いで、半導体基板上に多結晶シ
リコン膜および第１の窒化シリコン膜を順次堆積する。
次に、パターニングされたフォトレジストをマスクにし
て第１の窒化シリコン膜および多結晶シリコン膜を順次
エッチングし、多結晶シリコン膜によって構成されるゲ
ート電極を形成すると同時に、第２のコンタクトホール
が接続されるゲート電極に隣接してダミーゲート電極を
形成した後、半導体基板上に第２の窒化シリコン膜を堆
積し、次いで、第２の窒化シリコン膜を全面エッチング
して、ゲート電極の側壁にサイドウォールスペーサを形
成する。次に、半導体基板上に第３の窒化シリコン膜を
堆積した後、ゲート電極が露出するまで、パターニング
されたフォトレジストをマスクにして第２のコンタクト
ホールを形成する領域の第３の窒化シリコン膜および第
１の窒化シリコン膜を順次エッチングする。次に、半導
体基板上に層間絶縁膜を形成した後、パターニングされ
たフォトレジストをマスクにして層間絶縁膜をエッチン
グして、ＭＩＳＦＥＴのソース領域、ドレイン領域上に
第１のコンタクトホールの上部を形成すると同時に、他
のＭＩＳＦＥＴのゲート電極に達する第２のコンタクト
ホールを形成し、次いで、第１のコンタクトホールの上
部の底に露出した第３の窒化シリコン膜をエッチングし
て、ＭＩＳＦＥＴのソース領域、ドレイン領域に達する
第１のコンタクトホールの下部を形成するものである。
【００２１】（３）また、本発明の半導体集積回路装置
の製造方法は、上下に位置する配線層を接続するスルー
ホールを形成する際、まず、半導体基板上に第１の層間
絶縁膜を形成した後、第１の層間絶縁膜の上に下層の配
線層を形成し、次いで、半導体基板上に窒化シリコン膜
を堆積し、続いて半導体基板上に反射防止膜を塗布す
る。次に、パターニングされたフォトレジストをマスク
にしてスルーホールを形成する領域の下層の配線層が露
出するまで、反射防止膜および窒化シリコン膜を順次エ
ッチングした後、反射防止膜を除去する。次に、半導体
基板上に第２の層間絶縁膜を形成した後、パターニング
されたフォトレジストをマスクにして上層の第２の層間
絶縁膜をエッチングして、下層の配線層に接するスルー
ホールを形成するものである。
の製造方法は、上下に位置する配線層を接続するスルー
ホールを形成する際、まず、半導体基板上に第１の層間
絶縁膜を形成した後、第１の層間絶縁膜の上に下層の配
線層を形成し、次いで、半導体基板上に窒化シリコン膜
を堆積し、続いて半導体基板上に反射防止膜を塗布す
る。次に、パターニングされたフォトレジストをマスク
にしてスルーホールを形成する領域の下層の配線層が露
出するまで、反射防止膜および窒化シリコン膜を順次エ
ッチングした後、反射防止膜を除去する。次に、半導体
基板上に第２の層間絶縁膜を形成した後、パターニング
されたフォトレジストをマスクにして上層の第２の層間
絶縁膜をエッチングして、下層の配線層に接するスルー
ホールを形成するものである。
【００２２】上記した手段（１）および（２）によれ
ば、ＭＩＳＦＥＴのソース領域、ドレイン領域に接する
第１のコンタクトホールおよび他のＭＩＳＦＥＴのゲー
ト電極に接する第２のコンタクトホールを形成する工程
の前に、上記ゲート電極上の第１の窒化シリコン膜およ
び第３の窒化シリコン膜を除去して、ゲート電極を露出
させているので、上記第１のコンタクトホールはソース
領域、ドレイン領域上の層間絶縁膜および第３の窒化シ
リコン膜を順次エッチングして形成され、上記第２のコ
ンタクトホールはゲート電極上の層間絶縁膜をエッチン
グして形成される。
ば、ＭＩＳＦＥＴのソース領域、ドレイン領域に接する
第１のコンタクトホールおよび他のＭＩＳＦＥＴのゲー
ト電極に接する第２のコンタクトホールを形成する工程
の前に、上記ゲート電極上の第１の窒化シリコン膜およ
び第３の窒化シリコン膜を除去して、ゲート電極を露出
させているので、上記第１のコンタクトホールはソース
領域、ドレイン領域上の層間絶縁膜および第３の窒化シ
リコン膜を順次エッチングして形成され、上記第２のコ
ンタクトホールはゲート電極上の層間絶縁膜をエッチン
グして形成される。
【００２３】従って、ＭＩＳＦＥＴのソース領域、ドレ
イン領域に接する第１のコンタクトホールを形成する
際、第１のコンタクトホールの底の第３の窒化シリコン
膜は必要以上にオーバーエッチングされないので、素子
分離用のフィールド絶縁膜と第１のコンタクトホールに
合わせずれが生じても、素子分離領域の端部のフィール
ド絶縁膜を削り込むことがない。
イン領域に接する第１のコンタクトホールを形成する
際、第１のコンタクトホールの底の第３の窒化シリコン
膜は必要以上にオーバーエッチングされないので、素子
分離用のフィールド絶縁膜と第１のコンタクトホールに
合わせずれが生じても、素子分離領域の端部のフィール
ド絶縁膜を削り込むことがない。
【００２４】また、他のＭＩＳＦＥＴのゲート電極に接
する第２のコンタクトホールを形成する際、ゲート電極
の側面が第２の窒化シリコン膜および第３の窒化シリコ
ン膜で覆われているので、ゲート電極と第２のコンタク
トホールの合わせ余裕が大きくなり、フィールド絶縁膜
が削れにくくなる。
する第２のコンタクトホールを形成する際、ゲート電極
の側面が第２の窒化シリコン膜および第３の窒化シリコ
ン膜で覆われているので、ゲート電極と第２のコンタク
トホールの合わせ余裕が大きくなり、フィールド絶縁膜
が削れにくくなる。
【００２５】上記した手段（３）によれば、下層の配線
層の上に設けられた第２の層間絶縁膜にスルーホールを
形成する際、下層の配線層とスルーホールに合わせずれ
が生じても、第１の層間絶縁膜の表面および下層の配線
層の側面が、窒化シリコン膜で覆われているので、第１
の層間絶縁膜を削り込むことがない。
層の上に設けられた第２の層間絶縁膜にスルーホールを
形成する際、下層の配線層とスルーホールに合わせずれ
が生じても、第１の層間絶縁膜の表面および下層の配線
層の側面が、窒化シリコン膜で覆われているので、第１
の層間絶縁膜を削り込むことがない。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２７】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２８】（実施の形態１）本発明の一実施の形態で
あるｎチャネル型ＭＩＳＦＥＴの製造方法を図１〜図１
２を用いて説明する。
あるｎチャネル型ＭＩＳＦＥＴの製造方法を図１〜図１
２を用いて説明する。
【００２９】まず、図１に示すように、ｐ型シリコン単
結晶で構成された半導体基板１の表面に酸化シリコン膜
２および窒化シリコン膜３を順次形成した後、パターニ
ングされたフォトレジストをマスクにして素子分離領域
の窒化シリコン膜３、酸化シリコン膜２および半導体基
板１を順次エッチングして、半導体基板１に深さ約３５
０ｎｍの浅い溝４を形成する。
結晶で構成された半導体基板１の表面に酸化シリコン膜
２および窒化シリコン膜３を順次形成した後、パターニ
ングされたフォトレジストをマスクにして素子分離領域
の窒化シリコン膜３、酸化シリコン膜２および半導体基
板１を順次エッチングして、半導体基板１に深さ約３５
０ｎｍの浅い溝４を形成する。
【００３０】フォトレジストを除去した後、半導体基板
１に熱処理を施し、浅い溝４が形成された半導体基板１
の表面に１０〜２０ｎｍの酸化シリコン膜（図示せず）
を形成する。次いで、ＴＥＯＳ（Tetra Ethyl Ortho Si
licate；Ｓｉ（ＯＣ2 Ｈ5)4）ガスを原料に用いたプラ
ズマＣＶＤ法によって半導体基板１上に酸化シリコン膜
５を堆積した後、半導体基板１上に窒化シリコン膜６を
堆積し、次いで、パターニングされたフォトレジストを
マスクにして比較的広い面積の浅い溝４の酸化シリコン
膜５上に上記窒化シリコン膜６を残す。
１に熱処理を施し、浅い溝４が形成された半導体基板１
の表面に１０〜２０ｎｍの酸化シリコン膜（図示せず）
を形成する。次いで、ＴＥＯＳ（Tetra Ethyl Ortho Si
licate；Ｓｉ（ＯＣ2 Ｈ5)4）ガスを原料に用いたプラ
ズマＣＶＤ法によって半導体基板１上に酸化シリコン膜
５を堆積した後、半導体基板１上に窒化シリコン膜６を
堆積し、次いで、パターニングされたフォトレジストを
マスクにして比較的広い面積の浅い溝４の酸化シリコン
膜５上に上記窒化シリコン膜６を残す。
【００３１】次に、図２に示すように、この酸化シリコ
ン膜６の表面をＣＭＰ（Chemical Mechanical Polishin
g ；化学的機械研磨）法によって平坦化することによっ
て埋め込み型浅溝アイソレーションを形成する。この
際、窒化シリコン膜６を設けたことによって広い面積の
浅い溝４および狭い面積の浅い溝４にほぼ均一な厚さの
酸化シリコン膜５を埋め込むことができる。
ン膜６の表面をＣＭＰ（Chemical Mechanical Polishin
g ；化学的機械研磨）法によって平坦化することによっ
て埋め込み型浅溝アイソレーションを形成する。この
際、窒化シリコン膜６を設けたことによって広い面積の
浅い溝４および狭い面積の浅い溝４にほぼ均一な厚さの
酸化シリコン膜５を埋め込むことができる。
【００３２】次に、ＭＩＳＦＥＴのチャネル領域となる
半導体基板１の表面にｐ型不純物（例えば、ボロン
（Ｂ））を導入して、しきい値電圧制御層７を形成した
後、半導体基板１の表面にゲート絶縁膜８を形成し、次
いで、半導体基板１上にＣＶＤ法によってＰを添加した
多結晶シリコン膜９および窒化シリコン膜１０を順次堆
積する。
半導体基板１の表面にｐ型不純物（例えば、ボロン
（Ｂ））を導入して、しきい値電圧制御層７を形成した
後、半導体基板１の表面にゲート絶縁膜８を形成し、次
いで、半導体基板１上にＣＶＤ法によってＰを添加した
多結晶シリコン膜９および窒化シリコン膜１０を順次堆
積する。
【００３３】次に、図３に示すように、パターニングさ
れたフォトレジストをマスクにして窒化シリコン膜１０
および多結晶シリコン膜９を順次エッチングし、多結晶
シリコン膜９によって構成されるゲート電極１１ａ，１
１ｂを形成する。窒化シリコン膜１０は、後に自己整合
コンタクトによりコンタクトホールを形成する際、コン
タクトホールとゲート電極１１ａ，１１ｂとの分離を確
実に行うために設けられている。
れたフォトレジストをマスクにして窒化シリコン膜１０
および多結晶シリコン膜９を順次エッチングし、多結晶
シリコン膜９によって構成されるゲート電極１１ａ，１
１ｂを形成する。窒化シリコン膜１０は、後に自己整合
コンタクトによりコンタクトホールを形成する際、コン
タクトホールとゲート電極１１ａ，１１ｂとの分離を確
実に行うために設けられている。
【００３４】次に、窒化シリコン膜１０およびゲート電
極１１ａをマスクにして半導体基板１にｎ型不純物（例
えば、リン（Ｐ））を導入し、ｎチャネル型ＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の一部を構成する低濃度
のｎ- 型半導体領域１２を形成する。次いで、半導体基
板１上にＣＶＤ法によって窒化シリコン膜１３を堆積す
る。窒化シリコン膜１３の厚さは、例えば５０〜２００
ｎｍである。
極１１ａをマスクにして半導体基板１にｎ型不純物（例
えば、リン（Ｐ））を導入し、ｎチャネル型ＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の一部を構成する低濃度
のｎ- 型半導体領域１２を形成する。次いで、半導体基
板１上にＣＶＤ法によって窒化シリコン膜１３を堆積す
る。窒化シリコン膜１３の厚さは、例えば５０〜２００
ｎｍである。
【００３５】次に、図４に示すように、窒化シリコン膜
１３をＲＩＥ法による異方性エッチングによって全面エ
ッチングし、ゲート電極１１ａ，１１ｂの側壁にサイド
ウォールスペーサ１４を形成した後、窒化シリコン膜１
０、ゲート電極１１ａおよびサイドウォールスペーサ１
４をマスクにして、半導体基板１にｎ型不純物（例え
ば、砒素（Ａｓ））を導入し、ｎチャネル型ＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の他の一部を構成する高
濃度のｎ+ 型半導体領域１５を形成する。ｎ+ 型半導体
領域１５の拡散深さは約0.１μｍである。
１３をＲＩＥ法による異方性エッチングによって全面エ
ッチングし、ゲート電極１１ａ，１１ｂの側壁にサイド
ウォールスペーサ１４を形成した後、窒化シリコン膜１
０、ゲート電極１１ａおよびサイドウォールスペーサ１
４をマスクにして、半導体基板１にｎ型不純物（例え
ば、砒素（Ａｓ））を導入し、ｎチャネル型ＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の他の一部を構成する高
濃度のｎ+ 型半導体領域１５を形成する。ｎ+ 型半導体
領域１５の拡散深さは約0.１μｍである。
【００３６】次に、図５に示すように、半導体基板１上
にＣＶＤ法によって窒化シリコン膜１６を堆積した後、
半導体基板１上に反射防止膜（Bottom Anti-Reflective
Coating；ＢＡＲＣ）１７を塗布して、隣接するゲート
電極１１ａ，１１ｂ間のスペースを埋め込む。窒化シリ
コン膜１６の厚さは、例えば１０〜１００ｎｍである。
次いで、半導体基板１上に塗布したフォトレジスト１８
をパターニングして、後に配線層を接続するゲート電極
１１ｂ上のフォトレジスト１８にホールパターン１９を
形成する。
にＣＶＤ法によって窒化シリコン膜１６を堆積した後、
半導体基板１上に反射防止膜（Bottom Anti-Reflective
Coating；ＢＡＲＣ）１７を塗布して、隣接するゲート
電極１１ａ，１１ｂ間のスペースを埋め込む。窒化シリ
コン膜１６の厚さは、例えば１０〜１００ｎｍである。
次いで、半導体基板１上に塗布したフォトレジスト１８
をパターニングして、後に配線層を接続するゲート電極
１１ｂ上のフォトレジスト１８にホールパターン１９を
形成する。
【００３７】次に、図６に示すように、パターニングさ
れたフォトレジスト１８をマスクにしてゲート電極１１
ｂ上の反射防止膜１７、窒化シリコン膜１６および窒化
シリコン膜１０を順次エッチングし、ゲート電極１１ｂ
を露出させる。この際、例えば、狭電極ＲＩＥ装置でＣ
ＨＦ3 ＋ＣＦ4 ガス系を用いてエッチングすると、反射
防止膜１７のエッチング速度と窒化シリコン膜１６，１
０のエッチング速度はほぼ同じとなる。
れたフォトレジスト１８をマスクにしてゲート電極１１
ｂ上の反射防止膜１７、窒化シリコン膜１６および窒化
シリコン膜１０を順次エッチングし、ゲート電極１１ｂ
を露出させる。この際、例えば、狭電極ＲＩＥ装置でＣ
ＨＦ3 ＋ＣＦ4 ガス系を用いてエッチングすると、反射
防止膜１７のエッチング速度と窒化シリコン膜１６，１
０のエッチング速度はほぼ同じとなる。
【００３８】次に、図７に示すように、酸素（Ｏ2 ）ガ
スを用いてフォトレジスト１８および反射防止膜１７を
アッシャ除去した後、図８に示すように、半導体基板１
上に層間絶縁膜２０を形成し、次いで、層間絶縁膜２０
を加工するためにフォトレジスト２１をパターニングす
る。層間絶縁膜２０は、例えばＴＥＯＳをソースとした
プラズマＣＶＤ法で酸化シリコン膜を形成し、次に、Ｓ
ＯＧ（Spin On Glass）を塗布した後に、ＳＯＧをＲＩ
Ｅ法でエッチバックしてその表面に平坦化処理を施し、
再度ＴＥＯＳをソースとしたプラズマＣＶＤ法で酸化シ
リコン膜を形成する３層構造の絶縁膜が用いられる。
スを用いてフォトレジスト１８および反射防止膜１７を
アッシャ除去した後、図８に示すように、半導体基板１
上に層間絶縁膜２０を形成し、次いで、層間絶縁膜２０
を加工するためにフォトレジスト２１をパターニングす
る。層間絶縁膜２０は、例えばＴＥＯＳをソースとした
プラズマＣＶＤ法で酸化シリコン膜を形成し、次に、Ｓ
ＯＧ（Spin On Glass）を塗布した後に、ＳＯＧをＲＩ
Ｅ法でエッチバックしてその表面に平坦化処理を施し、
再度ＴＥＯＳをソースとしたプラズマＣＶＤ法で酸化シ
リコン膜を形成する３層構造の絶縁膜が用いられる。
【００３９】次に、図９に示すように、パターニングさ
れたフォトレジスト２１をマスクにして層間絶縁膜２０
をエッチングし、ｎ+ 型半導体領域１５上にコンタクト
ホール２２ａの上部を形成し、ゲート電極１１ｂに接し
てコンタクトホール２２ｂを形成する。例えば、狭電極
ＲＩＥ装置でＣ4 Ｆ8 ＋ＣＯガス系を用いると、エッチ
ング選択比の違いから、層間絶縁膜２０のエッチング
は、ｎ+ 型半導体領域１５上に設けられた窒化シリコン
膜１６、多結晶シリコン膜９によって構成されたおよび
ゲート電極１１ｂおよび窒化シリコン膜１３によって構
成されたサイドウォールスペーサ１４でほぼ停止する。
れたフォトレジスト２１をマスクにして層間絶縁膜２０
をエッチングし、ｎ+ 型半導体領域１５上にコンタクト
ホール２２ａの上部を形成し、ゲート電極１１ｂに接し
てコンタクトホール２２ｂを形成する。例えば、狭電極
ＲＩＥ装置でＣ4 Ｆ8 ＋ＣＯガス系を用いると、エッチ
ング選択比の違いから、層間絶縁膜２０のエッチング
は、ｎ+ 型半導体領域１５上に設けられた窒化シリコン
膜１６、多結晶シリコン膜９によって構成されたおよび
ゲート電極１１ｂおよび窒化シリコン膜１３によって構
成されたサイドウォールスペーサ１４でほぼ停止する。
【００４０】ｎ+ 型半導体領域１５上にコンタクトホー
ル２２ａの上部を形成する際、ゲート電極１１ａ上の窒
化シリコン膜１０、および窒化シリコン膜１３によって
構成されたサイドウォールスペーサ１４によってコンタ
クトホール２２ａの上部とゲート電極１１ａとは確実に
電気的に分離することができる。
ル２２ａの上部を形成する際、ゲート電極１１ａ上の窒
化シリコン膜１０、および窒化シリコン膜１３によって
構成されたサイドウォールスペーサ１４によってコンタ
クトホール２２ａの上部とゲート電極１１ａとは確実に
電気的に分離することができる。
【００４１】次に、図１０に示すように、半導体基板１
にＯ2 ガスでアッシャ処理を施して、フォトレジスト２
１、ならびにコンタクトホール２２ａの上部およびコン
タクトホール２２ｂの底の堆積物を除去する。次いで、
図１１に示すように、コンタクトホール２２ａの上部の
底の窒化シリコン膜１６をエッチングして、コンタクト
ホール２２ａの下部を形成することにより、ｎ+ 型半導
体領域１５に接するコンタクトホール２２ａが形成され
る。
にＯ2 ガスでアッシャ処理を施して、フォトレジスト２
１、ならびにコンタクトホール２２ａの上部およびコン
タクトホール２２ｂの底の堆積物を除去する。次いで、
図１１に示すように、コンタクトホール２２ａの上部の
底の窒化シリコン膜１６をエッチングして、コンタクト
ホール２２ａの下部を形成することにより、ｎ+ 型半導
体領域１５に接するコンタクトホール２２ａが形成され
る。
【００４２】例えば、ダウンフロータイプの低ダメージ
アッシング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた等方性
エッチング、または狭電極ＲＩＥエッチング装置でＣＨ
Ｆ3＋Ｏ2 ガス系を用いた異方性エッチングによって窒
化シリコン膜１４はエッチングされ、この際、埋め込み
型浅溝アイソレーションを構成する酸化シリコン膜５に
対して、窒化シリコン膜１６を選択的に除去することが
できる。
アッシング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた等方性
エッチング、または狭電極ＲＩＥエッチング装置でＣＨ
Ｆ3＋Ｏ2 ガス系を用いた異方性エッチングによって窒
化シリコン膜１４はエッチングされ、この際、埋め込み
型浅溝アイソレーションを構成する酸化シリコン膜５に
対して、窒化シリコン膜１６を選択的に除去することが
できる。
【００４３】例えば、窒化シリコン膜１６の厚さが１０
０ｎｍ、窒化シリコン膜１６のオーバーエッチング量が
５０％、酸化シリコン膜５に対する窒化シリコン膜１６
のエッチング選択比が２の場合、酸化シリコン膜５の削
り込まれる深さは、ｎ+ 型半導体領域１５の拡散深さ0.
１μｍよりも浅い0.０２５μｍとなる。
０ｎｍ、窒化シリコン膜１６のオーバーエッチング量が
５０％、酸化シリコン膜５に対する窒化シリコン膜１６
のエッチング選択比が２の場合、酸化シリコン膜５の削
り込まれる深さは、ｎ+ 型半導体領域１５の拡散深さ0.
１μｍよりも浅い0.０２５μｍとなる。
【００４４】次に、図１２に示すように、半導体基板１
上に多結晶シリコン膜またはタングステン膜などの導電
膜２３を堆積した後、ＣＭＰ法によって上記導電膜２３
の表面を平坦化することにより、コンタクトホール２２
ａ，２２ｂ内に導電膜２３を埋め込み、次いで、図には
示さないが、これら導電膜２３に接して配線層を形成す
る。
上に多結晶シリコン膜またはタングステン膜などの導電
膜２３を堆積した後、ＣＭＰ法によって上記導電膜２３
の表面を平坦化することにより、コンタクトホール２２
ａ，２２ｂ内に導電膜２３を埋め込み、次いで、図には
示さないが、これら導電膜２３に接して配線層を形成す
る。
【００４５】このように、本実施の形態１によれば、ｎ
+ 型半導体領域１５に接するコンタクトホール２２ａと
ゲート電極１１ｂに接するコンタクトホール２２ｂを形
成する工程の前に、ゲート電極１１ｂ上の窒化シリコン
膜１０，１６を除去して、ゲート電極１１ｂを露出させ
ているので、上記コンタクトホール２２ａはｎ+ 型半導
体領域１５上の層間絶縁膜２０および窒化シリコン膜１
６を順次エッチングして形成され、上記コンタクトホー
ル２２ｂはゲート電極１１ｂ上の層間絶縁膜２０をエッ
チングして形成される。従って、ｎ+ 型半導体領域１５
に接するコンタクトホール２２ａの形成において、素子
分離用の埋め込み型浅溝アイソレーションとコンタクト
ホール２２ａに合わせずれが生じても、コンタクトホー
ル２２ａの底の窒化シリコン膜１６を必要以上にオーバ
ーエッチングしなくてもよいので、素子分離領域の端部
の埋め込み型浅溝アイソレーションを構成する酸化シリ
コン膜５を削り込むことがない。また、ゲート電極１１
ｂ上に接するコンタクトホール２２ｂの形成において、
ゲート電極１１ｂとコンタクトホール２２ｂに合わせず
れが生じても、ゲート電極１１ｂの側面は窒化シリコン
膜１４，１６で覆われているので、埋め込み型浅溝アイ
ソレーションを構成する酸化シリコン膜５が削れにくく
なる。
+ 型半導体領域１５に接するコンタクトホール２２ａと
ゲート電極１１ｂに接するコンタクトホール２２ｂを形
成する工程の前に、ゲート電極１１ｂ上の窒化シリコン
膜１０，１６を除去して、ゲート電極１１ｂを露出させ
ているので、上記コンタクトホール２２ａはｎ+ 型半導
体領域１５上の層間絶縁膜２０および窒化シリコン膜１
６を順次エッチングして形成され、上記コンタクトホー
ル２２ｂはゲート電極１１ｂ上の層間絶縁膜２０をエッ
チングして形成される。従って、ｎ+ 型半導体領域１５
に接するコンタクトホール２２ａの形成において、素子
分離用の埋め込み型浅溝アイソレーションとコンタクト
ホール２２ａに合わせずれが生じても、コンタクトホー
ル２２ａの底の窒化シリコン膜１６を必要以上にオーバ
ーエッチングしなくてもよいので、素子分離領域の端部
の埋め込み型浅溝アイソレーションを構成する酸化シリ
コン膜５を削り込むことがない。また、ゲート電極１１
ｂ上に接するコンタクトホール２２ｂの形成において、
ゲート電極１１ｂとコンタクトホール２２ｂに合わせず
れが生じても、ゲート電極１１ｂの側面は窒化シリコン
膜１４，１６で覆われているので、埋め込み型浅溝アイ
ソレーションを構成する酸化シリコン膜５が削れにくく
なる。
【００４６】さらに、ゲート電極１１ｂ上の窒化シリコ
ン膜１０，１６を除去する際、フォトレジスト１８のホ
ールパターン１９とゲート電極１１ｂに合わせずれが生
じても、ゲート電極１１ｂは窒化シリコン膜１０，１６
のエッチング速度とほぼ同じエッチング速度の反射防止
膜で覆われているので、埋め込み型浅溝アイソレーショ
ンを構成する酸化シリコン膜５は削れにくくなる。
ン膜１０，１６を除去する際、フォトレジスト１８のホ
ールパターン１９とゲート電極１１ｂに合わせずれが生
じても、ゲート電極１１ｂは窒化シリコン膜１０，１６
のエッチング速度とほぼ同じエッチング速度の反射防止
膜で覆われているので、埋め込み型浅溝アイソレーショ
ンを構成する酸化シリコン膜５は削れにくくなる。
【００４７】（実施の形態２）本発明の他の実施の形態
であるｎチャネル型ＭＩＳＦＥＴの製造方法を図１３〜
図１６を用いて説明する。
であるｎチャネル型ＭＩＳＦＥＴの製造方法を図１３〜
図１６を用いて説明する。
【００４８】まず、図１３に示すように、前記実施の形
態１と同様な製造方法で、半導体基板１の主面上に酸化
シリコン膜５によって構成される埋め込み型浅溝アイソ
レーション、しきい値電圧制御層７、ゲート絶縁膜８、
ゲート電極１１ａ，１１ｂおよびｎ- 型半導体領域１２
を順次形成する。
態１と同様な製造方法で、半導体基板１の主面上に酸化
シリコン膜５によって構成される埋め込み型浅溝アイソ
レーション、しきい値電圧制御層７、ゲート絶縁膜８、
ゲート電極１１ａ，１１ｂおよびｎ- 型半導体領域１２
を順次形成する。
【００４９】ゲート電極１１ａ，１１ｂは、例えば多結
晶シリコン膜によって構成されており、後に自己整合コ
ンタクトを形成する際にコンタクトホールとゲート電極
との分離を確実に行うための窒化シリコン膜１０が、ゲ
ート電極１１ａ，１１ｂ上に形成されている。さらに、
後に配線層が接続されるゲート電極１１ｂに隣接して、
ゲート電極１１ａ，１１ｂと同じ多結晶シリコン膜によ
って構成されるダミーゲート電極２４が設けられてい
る。
晶シリコン膜によって構成されており、後に自己整合コ
ンタクトを形成する際にコンタクトホールとゲート電極
との分離を確実に行うための窒化シリコン膜１０が、ゲ
ート電極１１ａ，１１ｂ上に形成されている。さらに、
後に配線層が接続されるゲート電極１１ｂに隣接して、
ゲート電極１１ａ，１１ｂと同じ多結晶シリコン膜によ
って構成されるダミーゲート電極２４が設けられてい
る。
【００５０】次に、図１４に示すように、半導体基板１
上に堆積した窒化シリコン膜（図示せず）をＲＩＥ法で
エッチングして、ゲート電極１１ｂおよびダミーゲート
電極２４の側壁にサイドウォールスペーサ２５を形成し
た後、窒化シリコン膜１０、ゲート電極１１ａおよびサ
イドウォールスペーサ２５をマスクにして、半導体基板
１にｎ型不純物を導入し、ｎチャネル型ＭＩＳＦＥＴの
ソース領域、ドレイン領域の他の一部を構成する高濃度
のｎ+ 型半導体領域２６を形成する。
上に堆積した窒化シリコン膜（図示せず）をＲＩＥ法で
エッチングして、ゲート電極１１ｂおよびダミーゲート
電極２４の側壁にサイドウォールスペーサ２５を形成し
た後、窒化シリコン膜１０、ゲート電極１１ａおよびサ
イドウォールスペーサ２５をマスクにして、半導体基板
１にｎ型不純物を導入し、ｎチャネル型ＭＩＳＦＥＴの
ソース領域、ドレイン領域の他の一部を構成する高濃度
のｎ+ 型半導体領域２６を形成する。
【００５１】次に、図１５に示すように、半導体基板１
上に窒化シリコン膜２７を堆積して、ゲート電極１１ｂ
とダミーゲート電極２４との間を窒化シリコン膜２７で
埋め込んだ後、パターニングされたフォトレジスト２８
をマスクにしてゲート電極１１ｂ上の窒化シリコン膜２
７，１０を加工し、ゲート電極１１ｂを露出させる。
上に窒化シリコン膜２７を堆積して、ゲート電極１１ｂ
とダミーゲート電極２４との間を窒化シリコン膜２７で
埋め込んだ後、パターニングされたフォトレジスト２８
をマスクにしてゲート電極１１ｂ上の窒化シリコン膜２
７，１０を加工し、ゲート電極１１ｂを露出させる。
【００５２】この後、図１６に示すように、フォトレジ
スト２８を除去した後、前記実施の形態１と同様な製造
方法で半導体基板１上に層間絶縁膜２０を形成し、次い
で、パターニングされたフォトレジストをマスクにして
層間絶縁膜２０をエッチングして、ｎ+ 型半導体領域２
６上にコンタクトホール２２ａの上部を形成し、ゲート
電極１１ｂに達するコンタクトホール２２ｂを形成す
る。その後、コンタクトホール２２ａの上部の底の窒化
シリコン膜２７をエッチングして、ｎ+ 型半導体領域２
６に達するコンタクトホール２２ａの下部を形成し、次
いで、コンタクトホール２２ａ，２２ｂ内に導電膜２３
を埋め込む。
スト２８を除去した後、前記実施の形態１と同様な製造
方法で半導体基板１上に層間絶縁膜２０を形成し、次い
で、パターニングされたフォトレジストをマスクにして
層間絶縁膜２０をエッチングして、ｎ+ 型半導体領域２
６上にコンタクトホール２２ａの上部を形成し、ゲート
電極１１ｂに達するコンタクトホール２２ｂを形成す
る。その後、コンタクトホール２２ａの上部の底の窒化
シリコン膜２７をエッチングして、ｎ+ 型半導体領域２
６に達するコンタクトホール２２ａの下部を形成し、次
いで、コンタクトホール２２ａ，２２ｂ内に導電膜２３
を埋め込む。
【００５３】このように、本実施の形態２によれば、ゲ
ート電極１１ｂに接するコンタクトホール２２ｂを形成
する際、ゲート電極１１ｂとコンタクトホール２２ｂに
合わせずれが生じても、窒化シリコン膜２５，２７がゲ
ート電極１１ｂとダミーゲート電極２４との間に埋め込
まれているので、埋め込み型浅溝アイソレーションを構
成する酸化シリコン膜５が削れにくくなる。
ート電極１１ｂに接するコンタクトホール２２ｂを形成
する際、ゲート電極１１ｂとコンタクトホール２２ｂに
合わせずれが生じても、窒化シリコン膜２５，２７がゲ
ート電極１１ｂとダミーゲート電極２４との間に埋め込
まれているので、埋め込み型浅溝アイソレーションを構
成する酸化シリコン膜５が削れにくくなる。
【００５４】さらに、ゲート電極１１ｂ上の窒化シリコ
ン膜２５，２７を除去する際、フォトレジスト２８のホ
ールパターンとゲート電極１１ｂに合わせずれが生じて
も、ゲート電極１１ｂは窒化シリコン膜２５で覆われて
いるので、埋め込み型浅溝アイソレーションを構成する
酸化シリコン膜５は削れにくくなる。
ン膜２５，２７を除去する際、フォトレジスト２８のホ
ールパターンとゲート電極１１ｂに合わせずれが生じて
も、ゲート電極１１ｂは窒化シリコン膜２５で覆われて
いるので、埋め込み型浅溝アイソレーションを構成する
酸化シリコン膜５は削れにくくなる。
【００５５】（実施の形態３）本発明の他の実施の形態
である上下の配線層を接続するスルーホールの製造方法
を図１７〜図２１を用いて説明する。
である上下の配線層を接続するスルーホールの製造方法
を図１７〜図２１を用いて説明する。
【００５６】まず、図１７に示すように、半導体素子が
形成された半導体基板２９上に層間絶縁膜３０を形成し
た後、半導体基板２９上に金属膜（図示せず）を堆積
し、次いで、パターニングされたフォトレジストをマス
クにしてこの金属膜をエッチングすることにより、配線
層３１を形成する。層間絶縁膜３０は、例えばプラズマ
ＣＶＤ法＋ＳＯＧエッチバック＋プラズマＣＶＤ法によ
って形成される３層構造の絶縁膜であり、配線層３１は
窒化チタン膜、アルミニウム合金膜および窒化チタン膜
からなる積層膜である。
形成された半導体基板２９上に層間絶縁膜３０を形成し
た後、半導体基板２９上に金属膜（図示せず）を堆積
し、次いで、パターニングされたフォトレジストをマス
クにしてこの金属膜をエッチングすることにより、配線
層３１を形成する。層間絶縁膜３０は、例えばプラズマ
ＣＶＤ法＋ＳＯＧエッチバック＋プラズマＣＶＤ法によ
って形成される３層構造の絶縁膜であり、配線層３１は
窒化チタン膜、アルミニウム合金膜および窒化チタン膜
からなる積層膜である。
【００５７】次に、図１８に示すように、半導体基板２
９上に厚さ約１０〜１００ｎｍの窒化シリコン膜３２を
堆積した後、半導体基板１上に反射防止膜３３を塗布す
る。次いで、図１９に示すように、半導体基板２９上に
フォトレジスト３４を塗布し、パターニングした後、反
射防止膜３３および窒化シリコン膜３２を順次加工し
て、配線層３１を露出させる。
９上に厚さ約１０〜１００ｎｍの窒化シリコン膜３２を
堆積した後、半導体基板１上に反射防止膜３３を塗布す
る。次いで、図１９に示すように、半導体基板２９上に
フォトレジスト３４を塗布し、パターニングした後、反
射防止膜３３および窒化シリコン膜３２を順次加工し
て、配線層３１を露出させる。
【００５８】次に、図２０に示すように、フォトレジス
ト３４および反射防止膜３３をアッシャ除去した後、半
導体基板２９上に、例えばプラズマＣＶＤ法＋ＳＯＧエ
ッチバック＋プラズマＣＶＤ法によって形成される３層
構造の層間絶縁膜３５を堆積する。
ト３４および反射防止膜３３をアッシャ除去した後、半
導体基板２９上に、例えばプラズマＣＶＤ法＋ＳＯＧエ
ッチバック＋プラズマＣＶＤ法によって形成される３層
構造の層間絶縁膜３５を堆積する。
【００５９】次に、図２１に示すように、パターニング
されたフォトレジスト３６をマスクにして層間絶縁膜３
５をエッチングし、配線層３１上にスルーホール３７を
形成する。この後、図示はしないが、フォトレジスト３
６をアッシャ除去した後、半導体基板２９上に金属膜を
堆積して上層の配線層を形成する。
されたフォトレジスト３６をマスクにして層間絶縁膜３
５をエッチングし、配線層３１上にスルーホール３７を
形成する。この後、図示はしないが、フォトレジスト３
６をアッシャ除去した後、半導体基板２９上に金属膜を
堆積して上層の配線層を形成する。
【００６０】このように、本実施の形態３によれば、配
線層３１とスルーホール３７に合わせずれが生じても、
配線層３１の側面および層間絶縁膜３０の表面は、窒化
シリコン膜３２で覆われているので、層間絶縁膜３０を
削り込むことがない。
線層３１とスルーホール３７に合わせずれが生じても、
配線層３１の側面および層間絶縁膜３０の表面は、窒化
シリコン膜３２で覆われているので、層間絶縁膜３０を
削り込むことがない。
【００６１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６２】例えば、前記実施の形態１または２では、
多結晶シリコン膜によって構成されたゲート電極を有す
るＭＩＳＦＥＴに適用した場合について説明したが、メ
タルシリサイド膜（例えば、モリブデンシリサイド（Ｍ
ｏＳｉ）膜、タングステンシリサイド（ＷＳｉ2 ）膜）
と多結晶シリコン膜との積層膜からなるポリサイドゲー
ト電極、またはメタル膜（例えば、タングステン（Ｗ）
膜と窒化タングステン（ＷＮ）膜との積層膜、タングス
テン（Ｗ）膜と窒化チタン（ＴｉＮ）膜との積層膜）と
多結晶シリコン膜との積層膜からなるメタルゲート電極
を有するＭＩＳＦＥＴにも適用可能である。
多結晶シリコン膜によって構成されたゲート電極を有す
るＭＩＳＦＥＴに適用した場合について説明したが、メ
タルシリサイド膜（例えば、モリブデンシリサイド（Ｍ
ｏＳｉ）膜、タングステンシリサイド（ＷＳｉ2 ）膜）
と多結晶シリコン膜との積層膜からなるポリサイドゲー
ト電極、またはメタル膜（例えば、タングステン（Ｗ）
膜と窒化タングステン（ＷＮ）膜との積層膜、タングス
テン（Ｗ）膜と窒化チタン（ＴｉＮ）膜との積層膜）と
多結晶シリコン膜との積層膜からなるメタルゲート電極
を有するＭＩＳＦＥＴにも適用可能である。
【００６３】また、例えば、前記実施の形態１または２
では、隣接する半導体素子間を互いに電気的に分離する
素子分離領域が埋め込み型浅溝アイソレーションによっ
て構成されたＭＩＳＦＥＴに適用した場合について説明
したが、その他のアイソレーション、例えばＬＯＣＯＳ
（Local Oxidation of Silicon）アイソレーションによ
って構成されたＭＩＳＦＥＴにも適用可能であり、前記
実施の形態１、２と同様な効果が得られる。
では、隣接する半導体素子間を互いに電気的に分離する
素子分離領域が埋め込み型浅溝アイソレーションによっ
て構成されたＭＩＳＦＥＴに適用した場合について説明
したが、その他のアイソレーション、例えばＬＯＣＯＳ
（Local Oxidation of Silicon）アイソレーションによ
って構成されたＭＩＳＦＥＴにも適用可能であり、前記
実施の形態１、２と同様な効果が得られる。
【００６４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６５】本発明によれば、ＭＩＳＦＥＴのソース領
域、ドレイン領域に接するコンタクトホールと素子分離
用のフィールド絶縁膜との合わせずれ、または、ＭＩＳ
ＦＥＴのゲート電極に接するコンタクトホールとゲート
電極との合わせずれが生じても、フィールド絶縁膜が削
れにくくなり、素子分離領域の端部での接合リークを防
止でき、また、素子分離領域下の半導体基板の導電型の
反転が防止できるので、半導体集積回路装置の信頼度を
向上することができる。
域、ドレイン領域に接するコンタクトホールと素子分離
用のフィールド絶縁膜との合わせずれ、または、ＭＩＳ
ＦＥＴのゲート電極に接するコンタクトホールとゲート
電極との合わせずれが生じても、フィールド絶縁膜が削
れにくくなり、素子分離領域の端部での接合リークを防
止でき、また、素子分離領域下の半導体基板の導電型の
反転が防止できるので、半導体集積回路装置の信頼度を
向上することができる。
【図１】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図２】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図３】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図８】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図９】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図１０】本発明の一実施の形態であるｎチャネル型Ｍ
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図１１】本発明の一実施の形態であるｎチャネル型Ｍ
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図１２】本発明の一実施の形態であるｎチャネル型Ｍ
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図１３】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１４】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１５】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１６】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１７】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１８】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１９】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２０】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２１】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２２】従来のｎチャネル型ＭＩＳＦＥＴの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２３】従来のｎチャネル型ＭＩＳＦＥＴの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２４】従来のｎチャネル型ＭＩＳＦＥＴの製造方法
において生ずる不良現象を説明するための半導体基板の
要部断面図である。
において生ずる不良現象を説明するための半導体基板の
要部断面図である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ 浅い溝 ５ 酸化シリコン膜 ６ 窒化シリコン膜 ７ しきい値電圧制御層 ８ ゲート絶縁膜 ９ 多結晶シリコン膜 １０ 窒化シリコン膜 １１ａ ゲート電極 １１ｂ ゲート電極 １２ ｎ- 型半導体領域 １３ 窒化シリコン膜 １４ サイドウォールスペーサ １５ ｎ+ 型半導体領域 １６ 窒化シリコン膜 １７ 反射防止膜 １８ フォトレジスト １９ ホールパターン ２０ 層間絶縁膜 ２１ フォトレジスト ２２ａ コンタクトホール ２２ｂ コンタクトホール ２３ 導電膜 ２４ ダミーゲート電極 ２５ サイドウォールスペーサ ２６ ｎ+ 型半導体領域 ２７ 窒化シリコン膜 ２８ フォトレジスト ２９ 半導体基板 ３０ 層間絶縁膜 ３１ 配線層 ３２ 窒化シリコン膜 ３３ 反射防止膜 ３４ フォトレジスト ３５ 層間絶縁膜 ３６ フォトレジスト ３７ スルーホール ３８ 半導体基板 ３９ 浅い溝 ４０ 酸化シリコン膜 ４１ ゲート絶縁膜 ４２ 窒化シリコン膜 ４３ａ ゲート電極 ４３ｂ ゲート電極 ４４ ｎ- 型半導体領域 ４５ サイドウォールスペーサ ４６ ｎ+ 型半導体領域 ４７ 窒化シリコン膜 ４８ 層間絶縁膜 ４９ａ コンタクトホール ４９ｂ コンタクトホール ５０ 埋め込み配線
Claims (9)
- 【請求項１】 ＭＩＳＦＥＴのソース領域またはドレイ
ン領域に接する第１のコンタクトホールおよび他のＭＩ
ＳＦＥＴのゲート電極に接する第２のコンタクトホール
を形成する半導体集積回路装置の製造方法であって、
(a).半導体基板上に導電膜および絶縁膜を順次堆積した
後、前記絶縁膜および前記導電膜を順次エッチングし
て、前記導電膜によって構成されるゲート電極を形成す
る工程と、(b).前記第２のコンタクトホールを形成する
領域の前記絶縁膜をエッチングして前記ゲート電極を露
出させる工程と、(c).前記半導体基板上に層間絶縁膜を
形成した後、前記層間絶縁膜をエッチングして、前記第
１のコンタクトホールおよび前記第２のコンタクトホー
ルを同時に形成する工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項２】 ＭＩＳＦＥＴのソース領域またはドレイ
ン領域に接する第１のコンタクトホールおよび他のＭＩ
ＳＦＥＴのゲート電極に接する第２のコンタクトホール
を形成する半導体集積回路装置の製造方法であって、
(a).半導体基板上に導電膜および第１の絶縁膜を順次堆
積した後、前記第１の絶縁膜および前記導電膜を順次エ
ッチングして、前記導電膜によって構成されるゲート電
極を形成する工程と、(b).前記半導体基板上に第２の絶
縁膜を堆積した後、前記第２の絶縁膜を全面エッチング
して、前記ゲート電極の側壁に前記第２の絶縁膜によっ
て構成されるサイドウォールスペーサを形成する工程
と、(c).前記半導体基板上に第３の絶縁膜を堆積し、続
いて前記半導体基板上に反射防止膜を塗布した後、前記
第２のコンタクトホールを形成する領域の前記反射防止
膜、前記第３の絶縁膜および前記第１の絶縁膜を順次エ
ッチングして前記ゲート電極を露出させ、次いで、前記
反射防止膜を除去する工程と、(d).前記半導体基板上に
層間絶縁膜を形成した後、前記層間絶縁膜をエッチング
して、前記第１のコンタクトホールの上部および前記第
２のコンタクトホールを同時に形成する工程と、(e).前
記第１のコンタクトホールの上部の底に露出した前記第
３の絶縁膜をエッチングして、前記第１のコンタクトホ
ールの下部を形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項３】 ＭＩＳＦＥＴのソース領域またはドレイ
ン領域に接する第１のコンタクトホールおよび他のＭＩ
ＳＦＥＴのゲート電極に接する第２のコンタクトホール
を形成する半導体集積回路装置の製造方法であって、
(a).半導体基板上に導電膜および第１の絶縁膜を順次堆
積した後、前記第１の絶縁膜および前記導電膜を順次エ
ッチングして、前記導電膜によって構成されるゲート電
極を形成し、同時に前記導電膜によって構成され、前記
第２のコンタクトホールが接続される前記ゲート電極に
隣接してダミーゲート電極を形成する工程と、(b).前記
半導体基板上に第２の絶縁膜を堆積した後、前記第２の
絶縁膜を全面エッチングして、前記ゲート電極および前
記ダミーゲート電極の側壁に前記第２の絶縁膜によって
構成されるサイドウォールスペーサを形成する工程と、
(c).前記半導体基板上に第３の絶縁膜を堆積した後、前
記第２のコンタクトホールを形成する領域の前記第３の
絶縁膜および前記第１の絶縁膜を順次エッチングして前
記ゲート電極を露出させる工程と、(d).前記半導体基板
上に層間絶縁膜を形成した後、前記層間絶縁膜をエッチ
ングして、前記第１のコンタクトホールの上部および前
記第２のコンタクトホールを同時に形成する工程と、
(e).前記第１のコンタクトホールの上部の底に露出した
前記第３の絶縁膜をエッチングして、前記第１のコンタ
クトホールの下部を形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項４】 上下に位置する配線層を接続するスルー
ホールを形成する半導体集積回路装置の製造方法であっ
て、(a).半導体基板上に第１の層間絶縁膜を形成した
後、前記第１の層間絶縁膜の上に下層の配線層を形成す
る工程と、(b).前記半導体基板上に絶縁膜を堆積し、続
いて前記半導体基板上に反射防止膜を塗布した後、前記
スルーホールを形成する領域の前記反射防止膜および前
記絶縁膜を順次エッチングして前記下層の配線層を露出
させ、次いで、前記反射防止膜を除去する工程と、(c).
前記半導体基板上に第２の層間絶縁膜を形成した後、前
記第２の層間絶縁膜をエッチングして、前記スルーホー
ルを形成する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項５】 請求項２または３記載の半導体集積回路
装置の製造方法において、前記第１の絶縁膜、前記第２
の絶縁膜および前記第３の絶縁膜は窒化シリコン膜によ
って構成され、前記層間絶縁膜は酸化シリコン膜によっ
て構成されることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項６】 請求項２または３記載の半導体集積回路
装置の製造方法において、前記第２のコンタクトホール
を形成する領域の前記ゲート電極を露出する際、前記半
導体基板の素子分離領域に設けられたフィールド絶縁膜
をエッチングプラズマに晒さないことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項７】 請求項２記載の半導体集積回路装置の製
造方法において、前記反射防止膜、第３の絶縁膜および
第１の絶縁膜はほぼ同じエッチング速度でエッチングさ
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項４記載の半導体集積回路装置の製
造方法において、前記第１の絶縁膜は窒化シリコン膜に
よって構成され、前記第１の層間絶縁膜および前記第２
の層間絶縁膜は酸化シリコン膜によって構成されること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項４記載の半導体集積回路装置の製
造方法において、前記スルーホールを形成する領域の前
記下層の配線層を露出する際、前記第１の層間絶縁膜を
エッチングプラズマに晒さないことを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22052797A JPH1167904A (ja) | 1997-08-15 | 1997-08-15 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22052797A JPH1167904A (ja) | 1997-08-15 | 1997-08-15 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167904A true JPH1167904A (ja) | 1999-03-09 |
Family
ID=16752405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22052797A Pending JPH1167904A (ja) | 1997-08-15 | 1997-08-15 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167904A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034407B2 (en) | 2002-10-01 | 2006-04-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2009021546A (ja) * | 2007-06-11 | 2009-01-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2009099738A (ja) * | 2007-10-16 | 2009-05-07 | Toshiba Corp | 半導体装置、半導体装置の製造方法及び半導体記憶装置の製造方法 |
| US8604526B2 (en) | 2007-06-11 | 2013-12-10 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9214349B2 (en) | 2012-10-12 | 2015-12-15 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
| KR20160039741A (ko) * | 2014-10-01 | 2016-04-12 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| JP2021521629A (ja) * | 2018-04-03 | 2021-08-26 | 日本テキサス・インスツルメンツ合同会社 | トランジスタを製造する方法 |
-
1997
- 1997-08-15 JP JP22052797A patent/JPH1167904A/ja active Pending
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