JP2000208729A5 - - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 119
- 238000005530 etching Methods 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 4
- 230000002093 peripheral Effects 0.000 claims description 4
- 210000003229 CMP Anatomy 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 claims description 2
- 210000004027 cells Anatomy 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N Silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Description
【0012】
(1)本発明の半導体装置の製造方法は、半導体基板上にゲート、ソースおよびドレインからなるMISFETを有する半導体装置の製造方法であって、(a)半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、(b)半導体基板の主面上に、第1方向に垂直な第2方向に延在して、MISFETのゲート電極として機能する第1配線を形成する工程、(c)第1配線間の活性領域に、MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、(d)第1配線を覆う第1絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第1絶縁膜に接続孔を形成する工程、(e)接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、(f)接続部材上に、第2絶縁膜、第3絶縁膜および第3絶縁膜に対してエッチング選択比を有する第4絶縁膜を堆積し、第4絶縁膜上に第1被膜を堆積する工程、(g)第1被膜上に第1方向に延在して第1レジスト膜をパターニングし、第1レジスト膜の存在下で第1被膜をエッチングする工程、(h)エッチングされた第1被膜の存在下で、第3絶縁膜をストッパ膜として第4絶縁膜をエッチングし、さらに第2絶縁膜を露出するまで第3絶縁膜をエッチングし、第1方向に延在する第3および第4絶縁膜内に第1溝を形成する工程、(i)第2方向に延在する開口を有する第2レジスト膜をパターニングし、第2レジスト膜および第1被膜の存在下で第2絶縁膜をエッチングし、エッチングされた第1被膜間で第2レジスト膜が存在しない領域の第2絶縁膜をエッチングして接続部材上に第2溝を形成する工程、(j)半導体基板の全面に、第1および第2溝を埋め込む第1導電膜を形成する工程、(k)第1および第2溝内以外の第1導電膜を除去し、第1および第2溝内に、一方の半導体領域上の接続部材に電気的に接続された第2配線を形成する工程、を有するものである。
(1)本発明の半導体装置の製造方法は、半導体基板上にゲート、ソースおよびドレインからなるMISFETを有する半導体装置の製造方法であって、(a)半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、(b)半導体基板の主面上に、第1方向に垂直な第2方向に延在して、MISFETのゲート電極として機能する第1配線を形成する工程、(c)第1配線間の活性領域に、MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、(d)第1配線を覆う第1絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第1絶縁膜に接続孔を形成する工程、(e)接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、(f)接続部材上に、第2絶縁膜、第3絶縁膜および第3絶縁膜に対してエッチング選択比を有する第4絶縁膜を堆積し、第4絶縁膜上に第1被膜を堆積する工程、(g)第1被膜上に第1方向に延在して第1レジスト膜をパターニングし、第1レジスト膜の存在下で第1被膜をエッチングする工程、(h)エッチングされた第1被膜の存在下で、第3絶縁膜をストッパ膜として第4絶縁膜をエッチングし、さらに第2絶縁膜を露出するまで第3絶縁膜をエッチングし、第1方向に延在する第3および第4絶縁膜内に第1溝を形成する工程、(i)第2方向に延在する開口を有する第2レジスト膜をパターニングし、第2レジスト膜および第1被膜の存在下で第2絶縁膜をエッチングし、エッチングされた第1被膜間で第2レジスト膜が存在しない領域の第2絶縁膜をエッチングして接続部材上に第2溝を形成する工程、(j)半導体基板の全面に、第1および第2溝を埋め込む第1導電膜を形成する工程、(k)第1および第2溝内以外の第1導電膜を除去し、第1および第2溝内に、一方の半導体領域上の接続部材に電気的に接続された第2配線を形成する工程、を有するものである。
【0013】
(2)本発明の半導体装置の製造方法は、(a)半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、(b)半導体基板の主面上に、第1方向に垂直な第2方向に延在して、MISFETのゲート電極として機能する第1配線を形成する工程、(c)第1配線間の活性領域に、MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、(d)第1配線を覆う第1絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第1絶縁膜に接続孔を形成する工程、(e)接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、(f)接続部材上に、第2絶縁膜、第3絶縁膜および第3絶縁膜に対してエッチング選択比を有する第4絶縁膜を堆積し、第4絶縁膜上に第1被膜を堆積する工程、(g)第1被膜上に第1方向に延在して第1レジスト膜をパターニングし、第1レジスト膜の存在下で第1被膜をエッチングする工程、(h)エッチングされた第1被膜の存在下で、第3絶縁膜をストッパとして第4絶縁膜をエッチングし、さらに第2絶縁膜を露出するまで第3絶縁膜をエッチングし、第1方向に延在する第3および第4絶縁膜内に第1溝を形成する工程、(i)半導体基板の全面に、第1溝の内面を覆う第2導電膜を形成し、第2導電膜に異方性エッチングを施して第1溝の内側壁に第2導電膜からなるサイドウォールを形成する工程、(j)第1被膜およびサイドウォールの存在下で第2絶縁膜をエッチングし、接続部材に達する第2溝を形成する工程、(k)半導体基板の全面に、第1および第2溝を埋め込む第1導電膜を形成する工程、(l)第1および第2溝内以外の第1導電膜を除去し、第1および第2溝内に、一方の半導体領域上の接続部材に電気的に接続された第2配線を形成する工程、を有するものである。
(2)本発明の半導体装置の製造方法は、(a)半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、(b)半導体基板の主面上に、第1方向に垂直な第2方向に延在して、MISFETのゲート電極として機能する第1配線を形成する工程、(c)第1配線間の活性領域に、MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、(d)第1配線を覆う第1絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第1絶縁膜に接続孔を形成する工程、(e)接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、(f)接続部材上に、第2絶縁膜、第3絶縁膜および第3絶縁膜に対してエッチング選択比を有する第4絶縁膜を堆積し、第4絶縁膜上に第1被膜を堆積する工程、(g)第1被膜上に第1方向に延在して第1レジスト膜をパターニングし、第1レジスト膜の存在下で第1被膜をエッチングする工程、(h)エッチングされた第1被膜の存在下で、第3絶縁膜をストッパとして第4絶縁膜をエッチングし、さらに第2絶縁膜を露出するまで第3絶縁膜をエッチングし、第1方向に延在する第3および第4絶縁膜内に第1溝を形成する工程、(i)半導体基板の全面に、第1溝の内面を覆う第2導電膜を形成し、第2導電膜に異方性エッチングを施して第1溝の内側壁に第2導電膜からなるサイドウォールを形成する工程、(j)第1被膜およびサイドウォールの存在下で第2絶縁膜をエッチングし、接続部材に達する第2溝を形成する工程、(k)半導体基板の全面に、第1および第2溝を埋め込む第1導電膜を形成する工程、(l)第1および第2溝内以外の第1導電膜を除去し、第1および第2溝内に、一方の半導体領域上の接続部材に電気的に接続された第2配線を形成する工程、を有するものである。
【0015】
(4)本発明の半導体装置の製造方法は、(a)半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、(b)半導体基板の主面上に、第1方向に垂直な第2方向に延在して、MISFETのゲート電極として機能する第1配線を形成する工程、(c)第1配線間の活性領域に、MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、(d)第1配線を覆う第1絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第1絶縁膜に接続孔を形成する工程、(e)接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、(f)接続部材上に、第2絶縁膜を堆積し、第2絶縁膜上に第1被膜を堆積する工程、(g)第1被膜上に第1方向に延在して第1レジスト膜をパターニングし、第1レジスト膜の存在下で第1被膜をエッチングする工程、(h)半導体基板の全面に、パターニングされた第1被膜の内面を覆う第2導電膜を形成し、第2導電膜に異方性エッチングを施して第1被膜の側壁に第2導電膜からなるサイドウォールを形成する工程、(i)第1被膜およびサイドウォールの存在下で第2絶縁膜をエッチングし、接続部材に達する第2溝を形成する工程、(j)半導体基板の全面に、第2溝を埋め込む第1導電膜を形成する工程、(k)第2溝内以外の第1導電膜を除去し、第2溝内に、一方の半導体領域上の接続部材に電気的に接続された第2配線を形成する工程、を有するものである。
(4)本発明の半導体装置の製造方法は、(a)半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、(b)半導体基板の主面上に、第1方向に垂直な第2方向に延在して、MISFETのゲート電極として機能する第1配線を形成する工程、(c)第1配線間の活性領域に、MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、(d)第1配線を覆う第1絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第1絶縁膜に接続孔を形成する工程、(e)接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、(f)接続部材上に、第2絶縁膜を堆積し、第2絶縁膜上に第1被膜を堆積する工程、(g)第1被膜上に第1方向に延在して第1レジスト膜をパターニングし、第1レジスト膜の存在下で第1被膜をエッチングする工程、(h)半導体基板の全面に、パターニングされた第1被膜の内面を覆う第2導電膜を形成し、第2導電膜に異方性エッチングを施して第1被膜の側壁に第2導電膜からなるサイドウォールを形成する工程、(i)第1被膜およびサイドウォールの存在下で第2絶縁膜をエッチングし、接続部材に達する第2溝を形成する工程、(j)半導体基板の全面に、第2溝を埋め込む第1導電膜を形成する工程、(k)第2溝内以外の第1導電膜を除去し、第2溝内に、一方の半導体領域上の接続部材に電気的に接続された第2配線を形成する工程、を有するものである。
【0018】
(7)本発明の半導体装置の製造方法は、(1)〜(6)の何れか一項に記載の半導体装置の製造方法であって、第1絶縁膜および接続部材の上面に、第2絶縁膜に対してエッチング選択比を有する第5絶縁膜を形成し、第2溝の形成工程において、第5絶縁膜をストッパとして第2絶縁膜をエッチングした後、第5絶縁膜をエッチングして接続部材上面に達する第2溝を形成するものである。
(7)本発明の半導体装置の製造方法は、(1)〜(6)の何れか一項に記載の半導体装置の製造方法であって、第1絶縁膜および接続部材の上面に、第2絶縁膜に対してエッチング選択比を有する第5絶縁膜を形成し、第2溝の形成工程において、第5絶縁膜をストッパとして第2絶縁膜をエッチングした後、第5絶縁膜をエッチングして接続部材上面に達する第2溝を形成するものである。
【0019】
(8)本発明の半導体装置の製造方法は、(1)〜(6)の何れか一項に記載の半導体装置の製造方法であって、第2配線上に第6絶縁膜を形成し、第6絶縁膜上に第3導電膜を形成し、第3レジスト膜により第3導電膜に第1開口部を形成し、その後、第4導電膜を全面に形成して第4導電膜を異方性エッチングすることにより、第1開口部側壁にサイドウォールを形成し、第3導電膜およびサイドウォールをマスクとして第6絶縁膜をエッチングして第2開口部を形成するものである。
(8)本発明の半導体装置の製造方法は、(1)〜(6)の何れか一項に記載の半導体装置の製造方法であって、第2配線上に第6絶縁膜を形成し、第6絶縁膜上に第3導電膜を形成し、第3レジスト膜により第3導電膜に第1開口部を形成し、その後、第4導電膜を全面に形成して第4導電膜を異方性エッチングすることにより、第1開口部側壁にサイドウォールを形成し、第3導電膜およびサイドウォールをマスクとして第6絶縁膜をエッチングして第2開口部を形成するものである。
【0020】
(9)本発明の半導体装置の製造方法は、(8)記載の半導体装置の製造方法であって、第2開口部内を埋め込むように全面に第5導電膜を形成し、第6絶縁膜上の第3導電膜、サイドウォールおよび第5導電膜をCMP法により除去して第2開口部内に第5導電膜を残してプラグを形成し、プラグに接続するようにキャパシタを形成するものである。
(9)本発明の半導体装置の製造方法は、(8)記載の半導体装置の製造方法であって、第2開口部内を埋め込むように全面に第5導電膜を形成し、第6絶縁膜上の第3導電膜、サイドウォールおよび第5導電膜をCMP法により除去して第2開口部内に第5導電膜を残してプラグを形成し、プラグに接続するようにキャパシタを形成するものである。
【0021】
(10)本発明の半導体装置は、半導体基板の主面に形成された分離領域により第1方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第1方向に垂直な第2方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第1絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第1絶縁膜上の第2絶縁膜および第3絶縁膜と、第3絶縁膜に形成され、第1方向に延在する第1溝と、接続プラグに接続され、第2絶縁膜内に形成された第2溝とからなる溝を埋めるように形成されたビット線とを有し、第1溝の内側壁には導電体からなるサイドウォールが形成され、第2溝の第2方向の幅がサイドウォールの膜厚分だけ第1溝の第2方向の幅よりも狭くなっており、第2溝が第1方向に連続して形成されているものである。
(10)本発明の半導体装置は、半導体基板の主面に形成された分離領域により第1方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第1方向に垂直な第2方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第1絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第1絶縁膜上の第2絶縁膜および第3絶縁膜と、第3絶縁膜に形成され、第1方向に延在する第1溝と、接続プラグに接続され、第2絶縁膜内に形成された第2溝とからなる溝を埋めるように形成されたビット線とを有し、第1溝の内側壁には導電体からなるサイドウォールが形成され、第2溝の第2方向の幅がサイドウォールの膜厚分だけ第1溝の第2方向の幅よりも狭くなっており、第2溝が第1方向に連続して形成されているものである。
【0022】
(11)本発明の半導体装置は、半導体基板の主面に形成された分離領域により第1方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第1方向に垂直な第2方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第1絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第1絶縁膜上の第2絶縁膜および第3絶縁膜と、第3絶縁膜に形成され、第1方向に延在する第1溝と、接続プラグに接続され、第2絶縁膜内に形成された第2溝とからなる溝を埋めるように形成されたビット線とを有し、第1溝の内側壁には導電体からなるサイドウォールが形成され、第2溝の第2方向の幅がサイドウォールの膜厚分だけ第1溝の幅よりも狭くなっており、第2溝が第1方向に不連続に形成され、第2溝は接続プラグに接続される領域にのみ形成されているものである。
(11)本発明の半導体装置は、半導体基板の主面に形成された分離領域により第1方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第1方向に垂直な第2方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第1絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第1絶縁膜上の第2絶縁膜および第3絶縁膜と、第3絶縁膜に形成され、第1方向に延在する第1溝と、接続プラグに接続され、第2絶縁膜内に形成された第2溝とからなる溝を埋めるように形成されたビット線とを有し、第1溝の内側壁には導電体からなるサイドウォールが形成され、第2溝の第2方向の幅がサイドウォールの膜厚分だけ第1溝の幅よりも狭くなっており、第2溝が第1方向に不連続に形成され、第2溝は接続プラグに接続される領域にのみ形成されているものである。
【0023】
(12)本発明の半導体装置は、(11)記載の半導体装置であって、第2溝は、接続プラグの径よりも第1方向に長く形成されているものである。
(12)本発明の半導体装置は、(11)記載の半導体装置であって、第2溝は、接続プラグの径よりも第1方向に長く形成されているものである。
【0024】
(13)本発明の半導体装置は、(10)、(11)または(12)記載の半導体装置であって、第2絶縁膜と第3絶縁膜との間には第3絶縁膜とはエッチング速度の相違する第1中間絶縁膜が形成されているものである。
(13)本発明の半導体装置は、(10)、(11)または(12)記載の半導体装置であって、第2絶縁膜と第3絶縁膜との間には第3絶縁膜とはエッチング速度の相違する第1中間絶縁膜が形成されているものである。
【0025】
(14)本発明の半導体装置は、(13)記載の半導体装置であって、第2絶縁膜と第1絶縁膜との間には第2絶縁膜とはエッチング速度の相違する第2中間絶縁膜が形成されているものである。
(15)本発明の半導体装置は、(10)〜(14)の何れか一項に記載の半導体装置であって、半導体基板には、メモリセルを構成する第1MISFETと、直接周辺回路を構成する第2MISFETとが形成され、第2MISFETのソース・ドレイン領域に接続する領域のビット線の幅は、第1MISFETのソース・ドレイン領域に接続する領域のビット線の幅よりも広く形成されているものである。
(14)本発明の半導体装置は、(13)記載の半導体装置であって、第2絶縁膜と第1絶縁膜との間には第2絶縁膜とはエッチング速度の相違する第2中間絶縁膜が形成されているものである。
(15)本発明の半導体装置は、(10)〜(14)の何れか一項に記載の半導体装置であって、半導体基板には、メモリセルを構成する第1MISFETと、直接周辺回路を構成する第2MISFETとが形成され、第2MISFETのソース・ドレイン領域に接続する領域のビット線の幅は、第1MISFETのソース・ドレイン領域に接続する領域のビット線の幅よりも広く形成されているものである。
【0043】
絶縁膜16上には、絶縁膜17a、17b、17cが形成される。絶縁膜17a、17cは、たとえばTEOS酸化膜からなり、絶縁膜17bは、たとえばシリコン窒化膜からなる。絶縁膜17bは、後に説明するように、絶縁膜17cに配線溝をエッチングする際のエッチングストッパとして機能する。
絶縁膜16上には、絶縁膜17a、17b、17cが形成される。絶縁膜17a、17cは、たとえばTEOS酸化膜からなり、絶縁膜17bは、たとえばシリコン窒化膜からなる。絶縁膜17bは、後に説明するように、絶縁膜17cに配線溝をエッチングする際のエッチングストッパとして機能する。
【0071】
配線溝18aの形成は、まず第1のエッチングとして、タングステン膜33をマスクとした絶縁膜17cのエッチングを行う。この第1のエッチングは、絶縁膜17c(たとえばシリコン酸化膜)のエッチング速度が高く、絶縁膜17b(たとえばシリコン窒化膜)のエッチング速度が低い条件で行う。つまり、第1のエッチングにおいて絶縁膜17b(たとえばシリコン窒化膜)は絶縁膜17c(たとえばシリコン酸化膜)のエッチングストッパとして機能する。このように絶縁膜17bを設けることにより、この第1のエッチングにおいて十分なオーバーエッチングが可能となる。エッチング工程における半導体ウェハ内のエッチング速度の不均一性は、エッチング深さのばらつきとして現れるが、この第1のエッチングにおいて仮にエッチング速度にウェハ内のばらつきが存在しても、十分なオーバーエッチングを行って絶縁膜17bをエッチングストッパとして作用させることにより、エッチング深さを均一にすることができる。次に、第2のエッチングとして絶縁膜17bをエッチングする。第2のエッチングは、絶縁膜17b(たとえばシリコン窒化膜)のエッチング速度が低い条件で行う。絶縁膜17bは、絶縁膜17cよりも薄く形成でき、このように薄く形成することにより、第2のエッチングの際のオーバーエッチングを行っても絶縁膜17bの膜厚が相対的に薄いゆえ下地である絶縁膜17aの過剰なエッチングを少なくできる。つまり、絶縁膜17c、17bのエッチングを2段階に分け、前記のような条件でエッチングを行うことにより、配線溝18aの深さを均一にし、かつ確実に配線溝18aの形成を行うことができる。
配線溝18aの形成は、まず第1のエッチングとして、タングステン膜33をマスクとした絶縁膜17cのエッチングを行う。この第1のエッチングは、絶縁膜17c(たとえばシリコン酸化膜)のエッチング速度が高く、絶縁膜17b(たとえばシリコン窒化膜)のエッチング速度が低い条件で行う。つまり、第1のエッチングにおいて絶縁膜17b(たとえばシリコン窒化膜)は絶縁膜17c(たとえばシリコン酸化膜)のエッチングストッパとして機能する。このように絶縁膜17bを設けることにより、この第1のエッチングにおいて十分なオーバーエッチングが可能となる。エッチング工程における半導体ウェハ内のエッチング速度の不均一性は、エッチング深さのばらつきとして現れるが、この第1のエッチングにおいて仮にエッチング速度にウェハ内のばらつきが存在しても、十分なオーバーエッチングを行って絶縁膜17bをエッチングストッパとして作用させることにより、エッチング深さを均一にすることができる。次に、第2のエッチングとして絶縁膜17bをエッチングする。第2のエッチングは、絶縁膜17b(たとえばシリコン窒化膜)のエッチング速度が低い条件で行う。絶縁膜17bは、絶縁膜17cよりも薄く形成でき、このように薄く形成することにより、第2のエッチングの際のオーバーエッチングを行っても絶縁膜17bの膜厚が相対的に薄いゆえ下地である絶縁膜17aの過剰なエッチングを少なくできる。つまり、絶縁膜17c、17bのエッチングを2段階に分け、前記のような条件でエッチングを行うことにより、配線溝18aの深さを均一にし、かつ確実に配線溝18aの形成を行うことができる。
【0076】
次に、図13に示すように、フォトレジスト膜36を形成し、周辺回路領域のMISFETのソース・ドレイン領域(高濃度不純物領域15b)に接続する接続孔を開口する。なお、この接続孔を開口する工程は、シリコン窒化膜14をストッパとする第1のエッチングとシリコン窒化膜14をエッチングする第2のエッチングの2段階のエッチングを行って、半導体基板1の表面の分離領域7の過剰なエッチングを防止することができる。この接続孔は、第1層配線20を直接高濃度不純物領域15bに接続するためのものであり、これにより周辺回路領域での配線抵抗を低減してDRAMの性能を向上できる。なお、この接続孔が形成される領域にはあらかじめ接続プラグを形成していてもよい。
次に、図13に示すように、フォトレジスト膜36を形成し、周辺回路領域のMISFETのソース・ドレイン領域(高濃度不純物領域15b)に接続する接続孔を開口する。なお、この接続孔を開口する工程は、シリコン窒化膜14をストッパとする第1のエッチングとシリコン窒化膜14をエッチングする第2のエッチングの2段階のエッチングを行って、半導体基板1の表面の分離領域7の過剰なエッチングを防止することができる。この接続孔は、第1層配線20を直接高濃度不純物領域15bに接続するためのものであり、これにより周辺回路領域での配線抵抗を低減してDRAMの性能を向上できる。なお、この接続孔が形成される領域にはあらかじめ接続プラグを形成していてもよい。
【0079】
次に、タングステン膜37およびタングステン膜33を、たとえばCMP法により研磨し、配線溝18a以外のタングステン膜37を除去し、さらにタングステン膜33を除去することにより、ビット線BLおよび第1層配線20を形成する(図15)。なお、タングステン膜37の除去にはエッチバック法を用いることもできる。
次に、タングステン膜37およびタングステン膜33を、たとえばCMP法により研磨し、配線溝18a以外のタングステン膜37を除去し、さらにタングステン膜33を除去することにより、ビット線BLおよび第1層配線20を形成する(図15)。なお、タングステン膜37の除去にはエッチバック法を用いることもできる。
Claims (15)
- 半導体基板上にゲート、ソースおよびドレインからなるMISFETを有する半導体装置の製造方法であって、
(a)前記半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、
(b)前記半導体基板の主面上に、前記第1方向に垂直な第2方向に延在して、前記MISFETのゲート電極として機能する第1配線を形成する工程、
(c)前記第1配線間の前記活性領域に、前記MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、
(d)前記第1配線を覆う第1絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第1絶縁膜に接続孔を形成する工程、
(e)前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
(f)前記接続部材上に、第2絶縁膜、第3絶縁膜および前記第3絶縁膜に対してエッチング選択比を有する第4絶縁膜を堆積し、前記第4絶縁膜上に第1被膜を堆積する工程、
(g)前記第1被膜上に前記第1方向に延在して第1レジスト膜をパターニングし、前記第1レジスト膜の存在下で前記第1被膜をエッチングする工程、
(h)前記エッチングされた第1被膜の存在下で、前記第3絶縁膜をストッパ膜として前記第4絶縁膜をエッチングし、さらに前記第2絶縁膜を露出するまで前記第3絶縁膜をエッチングし、前記第1方向に延在する前記第3および第4絶縁膜内に第1溝を形成する工程、
(i)前記第2方向に延在する開口を有する第2レジスト膜をパターニングし、前記第2レジスト膜および前記第1被膜の存在下で前記第2絶縁膜をエッチングし、前記エッチングされた第1被膜間で前記第2レジスト膜が存在しない領域の前記第2絶縁膜をエッチングして前記接続部材上に第2溝を形成する工程、
(j)前記半導体基板の全面に、前記第1および第2溝を埋め込む第1導電膜を形成する工程、
(k)前記第1および第2溝内以外の前記第1導電膜を除去し、前記第1および第2溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第2配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - (a)半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、
(b)前記半導体基板の主面上に、前記第1方向に垂直な第2方向に延在して、MISFETのゲート電極として機能する第1配線を形成する工程、
(c)前記第1配線間の前記活性領域に、前記MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、
(d)前記第1配線を覆う第1絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第1絶縁膜に接続孔を形成する工程、
(e)前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
(f)前記接続部材上に、第2絶縁膜、第3絶縁膜および前記第3絶縁膜に対してエッチング選択比を有する第4絶縁膜を堆積し、前記第4絶縁膜上に第1被膜を堆積する工程、
(g)前記第1被膜上に前記第1方向に延在して第1レジスト膜をパターニングし、前記第1レジスト膜の存在下で前記第1被膜をエッチングする工程、
(h)前記エッチングされた第1被膜の存在下で、前記第3絶縁膜をストッパとして前記第4絶縁膜をエッチングし、さらに前記第2絶縁膜を露出するまで前記第3絶縁膜をエッチングし、前記第1方向に延在する前記第3および第4絶縁膜内に第1溝を形成する工程、
(i)前記半導体基板の全面に、前記第1溝の内面を覆う第2導電膜を形成し、前記第2導電膜に異方性エッチングを施して前記第1溝の内側壁に前記第2導電膜からなるサイドウォールを形成する工程、
(j)前記第1被膜およびサイドウォールの存在下で前記第2絶縁膜をエッチングし、前記接続部材に達する第2溝を形成する工程、
(k)前記半導体基板の全面に、前記第1および第2溝を埋め込む第1導電膜を形成する工程、
(l)前記第1および第2溝内以外の前記第1導電膜を除去し、前記第1および第2溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第2配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法であって、
前記第2絶縁膜のエッチング前に、前記第2方向に延在する開口を有する第2レジスト膜をパターニングし、前記第2レジスト膜、第1被膜およびサイドウォールの存在下で、前記第2絶縁膜をエッチングし、前記第2溝を形成することを特徴とする半導体装置の製造方法。 - (a)半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、
(b)前記半導体基板の主面上に、前記第1方向に垂直な第2方向に延在して、MISFETのゲート電極として機能する第1配線を形成する工程、
(c)前記第1配線間の前記活性領域に、前記MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、
(d)前記第1配線を覆う第1絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第1絶縁膜に接続孔を形成する工程、
(e)前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
(f)前記接続部材上に、第2絶縁膜を堆積し、前記第2絶縁膜上に第1被膜を堆積する工程、
(g)前記第1被膜上に前記第1方向に延在して第1レジスト膜をパターニングし、前記第1レジスト膜の存在下で前記第1被膜をエッチングする工程、
(h)前記半導体基板の全面に、前記パターニングされた第1被膜の内面を覆う第2導電膜を形成し、前記第2導電膜に異方性エッチングを施して前記第1被膜の側壁に前記第2導電膜からなるサイドウォールを形成する工程、
(i)前記第1被膜およびサイドウォールの存在下で前記第2絶縁膜をエッチングし、前記接続部材に達する第2溝を形成する工程、
(j)前記半導体基板の全面に、前記第2溝を埋め込む第1導電膜を形成する工程、
(k)前記第2溝内以外の前記第1導電膜を除去し、前記第2溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第2配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法であって、
前記第1被膜のエッチング工程において、前記第1被膜の下地である前記第2絶縁膜を過剰にエッチングし、前記サイドウォールの底部を前記第1被膜の底部よりも深く形成することを特徴とする半導体装置の製造方法。 - 請求項1〜5の何れか一項に記載の半導体装置の製造方法であって、
前記第1被膜と前記第1導電膜とは同一の材料からなり、前記第1導電膜の除去工程において、前記第1導電膜とともに、前記第1被膜、または、前記第1被膜およびサイドウォールを除去することを特徴とする半導体装置の製造方法。 - 請求項1〜6の何れか一項に記載の半導体装置の製造方法であって、
前記第1絶縁膜および接続部材の上面に、前記第2絶縁膜に対してエッチング選択比を有する第5絶縁膜を形成し、前記第2溝の形成工程において、前記第5絶縁膜をストッパとして前記第2絶縁膜をエッチングした後、前記第5絶縁膜をエッチングして前記接続部材上面に達する前記第2溝を形成することを特徴とする半導体装置の製造方法。 - 請求項1〜6の何れか一項に記載の半導体装置の製造方法であって、
前記第2配線上に第6絶縁膜を形成し、前記第6絶縁膜上に第3導電膜を形成し、第3レジスト膜により前記第3導電膜に第1開口部を形成し、その後、第4導電膜を全面に形成して前記第4導電膜を異方性エッチングすることにより、前記第1開口部側壁にサイドウォールを形成し、前記第3導電膜およびサイドウォールをマスクとして前記第6絶縁膜をエッチングして第2開口部を形成することを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法であって、
前記第2開口部内を埋め込むように全面に第5導電膜を形成し、前記第6絶縁膜上の前記第3導電膜、前記サイドウォールおよび第5導電膜をCMP法により除去して前記第2開口部内に前記第5導電膜を残してプラグを形成し、前記プラグに接続するようにキャパシタを形成することを特徴とする半導体装置の製造方法。 - 半導体基板の主面に形成された分離領域により第1方向に長辺を有する活性領域と、前記活性領域上にゲート絶縁膜を介して形成され、前記第1方向に垂直な第2方向に延在するゲート電極と、前記ゲート電極の両側の前記活性領域に形成された一対の半導体領域と、前記ゲート電極を覆う第1絶縁膜に形成され、前記一対の半導体領域の一方の半導体領域に接続された接続プラグと、前記第1絶縁膜上の第2絶縁膜および第3絶縁膜と、前記第3絶縁膜に形成され、前記第1方向に延在する第1溝と、前記接続プラグに接続され、前記第2絶縁膜内に形成された第2溝とからなる溝を埋めるように形成されたビット線とを有する半導体装置であって、
前記第1溝の内側壁には導電体からなるサイドウォールが形成され、前記第2溝の前記第2方向の幅が前記サイドウォールの膜厚分だけ前記第1溝の前記第2方向の幅よりも狭くなっており、前記第2溝が前記第1方向に連続して形成されていることを特徴とする半導体装置。 - 半導体基板の主面に形成された分離領域により第1方向に長辺を有する活性領域と、前記活性領域上にゲート絶縁膜を介して形成され、前記第1方向に垂直な第2方向に延在するゲート電極と、前記ゲート電極の両側の前記活性領域に形成された一対の半導体領域と、前記ゲート電極を覆う第1絶縁膜に形成され、前記一対の半導体領域の一方の半導体領域に接続された接続プラグと、前記第1絶縁膜上の第2絶縁膜および第3絶縁膜と、前記第3絶縁膜に形成され、前記第1方向に延在する第1溝と、前記接続プラグに接続され、前記第2絶縁膜内に形成された第2溝とからなる溝を埋めるように形成されたビット線とを有する半導体装置であって、
前記第1溝の内側壁には導電体からなるサイドウォールが形成され、前記第2溝の前記第2方向の幅が前記サイドウォールの膜厚分だけ前記第1溝の幅よりも狭くなっており、前記第2溝が前記第1方向に不連続に形成され、前記第2溝は前記接続プラグに接続される領域にのみ形成されていることを特徴とする半導体装置。 - 請求項11記載の半導体装置であって、
前記第2溝は、前記接続プラグの径よりも前記第1方向に長く形成されていることを特徴とする半導体装置。 - 請求項10、11または12記載の半導体装置であって、
前記第2絶縁膜と前記第3絶縁膜との間には前記第3絶縁膜とはエッチング速度の相違する第1中間絶縁膜が形成されていることを特徴とする半導体装置。 - 請求項13記載の半導体装置であって、
前記第2絶縁膜と前記第1絶縁膜との間には前記第2絶縁膜とはエッチング速度の相違する第2中間絶縁膜が形成されていることを特徴とする半導体装置。 - 請求項10〜14の何れか一項に記載の半導体装置であって、
前記半導体基板には、メモリセルを構成する第1MISFETと、直接周辺回路を構成する第2MISFETとが形成され、前記第2MISFETのソース・ドレイン領域に接続する領域の前記ビット線の幅は、前記第1MISFETのソース・ドレイン領域に接続する領域の前記ビット線の幅よりも広く形成されていることを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01101899A JP3660821B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
TW088121013A TW436958B (en) | 1999-01-19 | 1999-12-01 | Semiconductor integrated circuit device and process for manufacturing the same |
KR1020000002334A KR20000057770A (ko) | 1999-01-19 | 2000-01-19 | 반도체 집적 회로 장치 및 그 제조 방법 |
US09/487,599 US6238961B1 (en) | 1999-01-19 | 2000-01-19 | Semiconductor integrated circuit device and process for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01101899A JP3660821B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2000208729A JP2000208729A (ja) | 2000-07-28 |
JP2000208729A5 true JP2000208729A5 (ja) | 2004-08-19 |
JP3660821B2 JP3660821B2 (ja) | 2005-06-15 |
Family
ID=11766385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01101899A Expired - Fee Related JP3660821B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6238961B1 (ja) |
JP (1) | JP3660821B2 (ja) |
KR (1) | KR20000057770A (ja) |
TW (1) | TW436958B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10015278B4 (de) * | 2000-03-28 | 2004-09-23 | Infineon Technologies Ag | Halbleiterspeicher mit einem Speicherzellenfeld |
JP2002026008A (ja) * | 2000-07-11 | 2002-01-25 | Nec Corp | 多層配線構造の形成方法及び多層配線構造が形成されたウエハ |
US6573148B1 (en) * | 2000-07-12 | 2003-06-03 | Koninklljke Philips Electronics N.V. | Methods for making semiconductor inductor |
KR100709453B1 (ko) * | 2001-06-27 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
US6620676B2 (en) * | 2001-06-29 | 2003-09-16 | International Business Machines Corporation | Structure and methods for process integration in vertical DRAM cell fabrication |
JP2004152878A (ja) * | 2002-10-29 | 2004-05-27 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
KR100560803B1 (ko) * | 2004-02-04 | 2006-03-13 | 삼성전자주식회사 | 캐패시터를 갖는 반도체 소자 및 그 제조방법 |
US7485910B2 (en) * | 2005-04-08 | 2009-02-03 | International Business Machines Corporation | Simplified vertical array device DRAM/eDRAM integration: method and structure |
US20090159947A1 (en) * | 2007-12-19 | 2009-06-25 | International Business Machines Corporation | SIMPLIFIED VERTICAL ARRAY DEVICE DRAM/eDRAM INTEGRATION |
KR101432619B1 (ko) * | 2008-07-07 | 2014-08-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US9704871B2 (en) * | 2014-09-18 | 2017-07-11 | Micron Technology, Inc. | Semiconductor device having a memory cell and method of forming the same |
JP2016066775A (ja) | 2014-09-18 | 2016-04-28 | マイクロン テクノロジー, インク. | 半導体装置及びその製造方法 |
US9698213B1 (en) * | 2016-09-28 | 2017-07-04 | International Business Machines Corporation | Vertical MIM capacitor |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5219793A (en) * | 1991-06-03 | 1993-06-15 | Motorola Inc. | Method for forming pitch independent contacts and a semiconductor device having the same |
JP2765478B2 (ja) * | 1994-03-30 | 1998-06-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP2806795B2 (ja) | 1994-05-20 | 1998-09-30 | 日本電気株式会社 | 半導体集積回路の配線構造の製造方法 |
JPH0955440A (ja) * | 1995-08-17 | 1997-02-25 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
KR0168355B1 (ko) * | 1995-11-02 | 1999-02-01 | 김광호 | 반도체장치의 배선 형성방법 |
JP3402022B2 (ja) * | 1995-11-07 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
JPH10163316A (ja) | 1996-12-04 | 1998-06-19 | Sony Corp | 半導体装置における埋め込み配線の形成方法 |
JPH10178160A (ja) * | 1996-12-17 | 1998-06-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP3614267B2 (ja) * | 1997-02-05 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
TW320765B (en) * | 1997-02-22 | 1997-11-21 | United Microelectronics Corp | Manufacturing method of self-aligned contact of dynamic random access memory |
US6008085A (en) * | 1998-04-01 | 1999-12-28 | Vanguard International Semiconductor Corporation | Design and a novel process for formation of DRAM bit line and capacitor node contacts |
US6054394A (en) * | 1998-11-25 | 2000-04-25 | United Microelectronics Corp. | Method of fabricating a dynamic random access memory capacitor |
-
1999
- 1999-01-19 JP JP01101899A patent/JP3660821B2/ja not_active Expired - Fee Related
- 1999-12-01 TW TW088121013A patent/TW436958B/zh not_active IP Right Cessation
-
2000
- 2000-01-19 US US09/487,599 patent/US6238961B1/en not_active Expired - Lifetime
- 2000-01-19 KR KR1020000002334A patent/KR20000057770A/ko not_active Application Discontinuation
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