JP3614267B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、高い寸法精度でしかも微細構造の接続孔または溝を有する半導体集積回路装置の製造方法に関するものである。
【0002】
【従来の技術】
本発明者は、半導体集積回路装置の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【0003】
すなわち、ビット線の上方に、情報蓄積用のキャパシタを設けてなる、いわゆるキャパシタ・オーバー・ビットライン(Capacitor Over Bitline;COB)型メモリセルを有するDRAM(Dynamic Random Access Memory)においては、ビット線(BL)形成後に、キャパシタの下部電極(ストレージ・ノード電極、蓄積電極)と半導体基板に形成されているMOSFET(Metal Oxide Semiconductor Field Effect Transistor )のドレインとなっている半導体領域とを電気的に接続するために、その間の領域の酸化シリコン膜からなる絶縁膜に接続孔を形成している。
【0004】
この場合、微細化が進むにつれて、前記接続孔とビット線との合わせ余裕の確保が困難となっている。そのため、ビット線を窒化シリコン膜で覆い、この窒化シリコン膜を前記接続孔を形成するためのドライエッチング処理におけるエッチングストッパ膜とすることにより、ビット線の段差に沿って自己整合的に前記接続孔を形成する技術が検討されている。
【0005】
なお、DRAMを有する半導体集積回路装置について記載されている文献としては、例えば特開平3−214669号公報に記載されているものがある。また、スペーサを使用して半導体基板に貫通する微細なコンタクトホールをセルフアライメントに形成した技術を開示したものとして、特開平10−189910号公報がある。
【0006】
【発明が解決しようとする課題】
ところが、前述した接続孔を形成する際に、酸化シリコン膜をドライエッチングによって行い、その接続孔の開孔性を上げると、ビット線を覆っている窒化シリコン膜とのエッチング選択性が低下することによって、接続孔がビット線に接触する状態となり、不完全な接続孔の形成工程となってしまうという問題点が発生している。
【0007】
そのため、ビット線を覆っている窒化シリコン膜の膜厚を大きくすることが考えられるが、その場合、窒化シリコン膜の応力により、ビット線や半導体基板そのものおよびそれに形成されているMOSFETの諸構成要素が変形してしまうという問題点が発生している。
【0008】
本発明の目的は、高い寸法精度でしかも微細構造の接続孔または溝を有することのできる技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0011】
本発明の半導体集積回路装置の製造方法は、半導体基板またはSOI基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第1のマスク膜を形成する工程と、
前記第1のマスク膜上にレジスト膜を形成した後、そのレジスト膜をエッチングマスクとして、前記第1のマスク膜に開口部を形成した後、その開口部から露出する前記絶縁膜に溝を形成する工程と、
前記レジスト膜を取り除いた後、前記半導体基板またはSOI基板上に第2のマスク膜を形成する工程と、
前記第2のマスク膜を前記溝の側壁に残るように除去することにより、前記溝の側壁に前記第2のマスク膜からなるサイドウォールを形成する工程と、
前記第1のマスク膜および前記サイドウォールをエッチングマスクとして、そのマスクから露出する前記絶縁膜をエッチング除去することにより、前記絶縁膜に接続孔を形成する工程とを有するものである。
【0012】
また、本発明の半導体集積回路装置の製造方法は、半導体基板またはSOI基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第1のマスク膜を形成する工程と、
前記第1のマスク膜上にレジスト膜を形成した後、そのレジスト膜をエッチングマスクとして、前記第1のマスク膜に開口部を形成した後、その開口部から露出する前記絶縁膜に溝を形成する工程と、
前記レジスト膜を取り除いた後、前記半導体基板またはSOI基板上に第2のマスク膜を形成する工程と、
前記第2のマスク膜を前記溝の側壁に残るように除去することにより、前記溝の側壁に前記第2のマスク膜からなるサイドウォールを形成する工程と、
前記第1のマスク膜および前記サイドウォールをエッチングマスクとして、そのマスクから露出する前記絶縁膜をエッチング除去することにより、前記絶縁膜に開口部を形成した後、その開口部から露出する前記半導体基板またはSOI基板に分離溝を形成する工程と、
前記分離溝内に絶縁膜を埋込み、分離部を形成する工程とを有するものである。
【0013】
さらに、本発明の半導体集積回路装置の製造方法は、半導体基板またはSOI基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第1のマスク膜を形成する工程と、
前記第1のマスク膜上にレジスト膜を形成した後、そのレジスト膜をエッチングマスクとして、前記第1のマスク膜に開口部を形成した後、その開口部から露出する前記絶縁膜に溝を形成する工程と、
前記レジスト膜を取り除いた後、前記半導体基板またはSOI基板上に第2のマスク膜を形成する工程と、
前記第2のマスク膜を前記溝の側壁に残るように除去することにより、前記溝の側壁に前記第2のマスク膜からなるサイドウォールを形成する工程と、
前記第1のマスク膜および前記サイドウォールをエッチングマスクとして、そのマスクから露出する前記絶縁膜をエッチング除去することにより、前記絶縁膜に配線形成用溝を形成した後、その配線形成用溝内に導電材料を埋め込むことにより、その導電材料からなる配線層を形成する工程とを有するものである。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【0015】
図1〜図23は、本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。本実施の形態の半導体集積回路装置は、COB型メモリセルのキャパシタを有するDRAMである。同図を用いて、本実施の形態の半導体集積回路装置およびその製造方法について説明する。
【0016】
まず、例えばp型のシリコン単結晶からなる半導体基板1の表面に、溝(トレンチ溝)に埋め込まれている酸化シリコン膜からなる素子分離用絶縁膜を形成する。
【0017】
すなわち、半導体基板1の表面に、CVD(Chemical Vapor Deposition )法を使用して、厚膜の酸化シリコン膜(絶縁膜)2を形成した後、CVD法を使用して、薄膜の多結晶シリコン膜(第1のマスク膜)3をその酸化シリコン膜2の上に形成する。その後、半導体基板1の上に、レジスト膜4を塗布した後、フォトリソグラフィ技術を使用して、溝(トレンチ溝)を形成するためのパターンをレジスト膜4に形成する(図1)。
【0018】
この場合、酸化シリコン膜2からなる絶縁膜は、SOG(Spin On Glass )膜、PSG(Phospho Silicate Glass)膜、BPSG(Boro Phospho Silicate Glass )膜、またはSOG膜、PSG膜、BPSG膜と酸化シリコン膜との積層膜などの種々の態様とすることができる。また、多結晶シリコン膜3からなるカギ型ハードマスク用の第1のマスク膜は、その下部の酸化シリコン膜2とエッチング条件が異なっている材料からなる膜である窒化シリコン膜などの絶縁膜またはタングステンなどの導電性膜の態様とすることができる。
【0019】
次に、そのレジスト膜4をエッチング用マスクとして使用して、レジスト膜4に形成されている開口部の下部の多結晶シリコン膜3を例えばマイクロ波ドライエッチング装置などによってエッチングして取り除いた後、その下の酸化シリコン膜2の表層部を例えば平行平板型RIE(Reactive Ion Etching)装置などによってエッチングして、その領域に溝2aを形成する(図2)。この場合、溝2aの深さは、後述する多結晶シリコン膜の膜厚以上の値としている。
【0020】
次に、不要となったレジスト膜4を取り除いた後、半導体基板1の上に、CVD法を使用して、薄膜の多結晶シリコン膜(第2のマスク膜)5を形成し、溝2aの側面が多結晶シリコン膜5によって被覆されている状態とする(図3)。この場合、多結晶シリコン膜5は、その下部の多結晶シリコン膜3と同一の材料からなる膜としている。その後、ドライエッチングなどの選択エッチング法を使用して、少なくとも溝2aの下部の多結晶シリコン膜5を取り除いて、開口部の多結晶シリコン膜3の側壁および溝2aの側壁に多結晶シリコン膜(サイドウォール)5aを残存させる作業を行う(図4)。
【0021】
次に、カギ型ハードマスクとしての多結晶シリコン膜3と多結晶シリコン膜5aとをエッチング用マスクとして、ドライエッチングなどの選択エッチング法を使用して、酸化シリコン膜2に開口部2bを形成したのち、その下部の半導体基板1に溝1aを形成する(図5)。この溝1aを形成するためのシリコンエッチング時に、多結晶シリコン膜3、5aもエッチング除去される。
【0022】
その後、酸化シリコン膜2を取り除いた後、半導体基板1の上に、例えば酸化シリコン膜(絶縁膜)6をCVD法などを使用して形成し、溝1aに酸化シリコン膜6を埋め込む作業を行う(図6)。
【0023】
次に、化学機械研磨(CMP:Chemical Mechanical Polishing )法などの研磨技術を使用して、溝1aに埋め込まれている酸化シリコン膜6a以外の酸化シリコン膜6を取り除いて、フィールド絶縁膜としての酸化シリコン膜(素子分離用絶縁膜)6aを溝1aに埋め込まれた状態をもって形成すると共に半導体基板1の表面を平坦化する(図7)。
【0024】
前述した製造工程によって、半導体基板1の選択的な領域に、溝1aに埋め込まれている酸化シリコン膜6aからなる素子分離用絶縁膜を形成することができ、平坦化された半導体基板1の領域にその半導体基板1の表面と同一の平面を有する素子分離用絶縁膜としての酸化シリコン膜6aを形成することができる。
【0025】
この場合、図5に示した多結晶シリコン膜3と多結晶シリコン膜5aは、カギ型ハードマスクとしての機能を有し、開口部2bおよび溝1aを形成するための酸化シリコン膜2の溝2aの側壁(垂直部)に多結晶シリコン膜5aが存在することによって、カギ型ハードマスクの肩部(多結晶シリコン膜3と多結晶シリコン膜5aとの接合部)が酸化シリコン膜2のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部(溝2aの側壁の多結晶シリコン膜5a)が存在し、開口部2bおよび溝1aのパターン寸法は変わることがないので、微細構造の開口部2bおよび溝1aを高い寸法精度をもって形成することができる。この場合、溝1aの寸法精度は開口部2bにより維持される。
【0026】
また、カギ型ハードマスクを使用したエッチング技術によって、開口部2bおよび溝1aを形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、開口部2bおよび溝1aの側面を垂直方向にエッチングして形成することができるので、深い溝1aであっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝1aを形成でき、しかも高い寸法精度で微細加工をもって溝1aを形成することができる。
【0027】
したがって、微細構造の溝1aをもって、素子分離用絶縁膜としての酸化シリコン膜6aを形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【0028】
次に、半導体基板1の素子形成領域に、DRAMの構成要素であるMOSFETを形成し、同一工程によって、素子分離用絶縁膜としての酸化シリコン膜6aの上に、MOSFETのゲート電極を利用した配線層を形成する(図8)。
【0029】
すなわち、半導体基板1の上に、例えば酸化シリコン膜からなるゲート絶縁膜7を形成した後、その上にゲート電極8としての例えば不純物としてリンが含まれている多結晶シリコン膜を形成し、その上に例えば酸化シリコン膜からなる絶縁膜9を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用してゲート電極8などのパターンを形成する。この場合、ゲート電極8は、DRAMのワード線(WL)となるものである。
【0030】
その後、半導体基板1の上に、CVD法を使用して、酸化シリコン膜を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、ゲート電極8の側壁に側壁絶縁膜(サイドウォールスペーサ)10を形成する。次にゲート電極8などからなるゲート領域11をマスクとして、イオン注入法を使用して、例えばリンなどのn型の不純物を半導体基板1にイオン打ち込みした後、熱拡散処理を行って、ソースおよびドレインとなる半導体領域12を形成する。
【0031】
その後、半導体基板1の上に、酸化シリコン膜13を形成した後、その酸化シリコン膜13に接続孔を形成し、その接続孔に例えば選択CVD法を使用して例えば導電性の多結晶シリコンまたはタングステンなどからなるプラグ14を形成する。次に、半導体基板1の上に、絶縁膜としての例えば酸化シリコン膜15を形成し、その酸化シリコン膜15に接続孔を形成した後、半導体基板1の上に、例えば導電性の多結晶シリコン膜を形成し、フォトリソグラフィ技術と選択エッチング技術とを使用して、多結晶シリコン膜をパターン化してビット線(BL)としての配線層16を形成する(図9)。この場合、プラグ14と多結晶シリコン膜との間に、それらの接着性を向上させるために、必要に応じて別の導電性層を介在させた態様とすることができる。
【0032】
次に、DRAMにおけるCOB型メモリセルのキャパシタの下部電極(ストレージ・ノード電極、蓄積電極)と半導体基板1に形成されているMOSFETのドレインとなっている半導体領域12の上のプラグ14とを電気的に接続するために、その間の領域の酸化シリコン膜15を含む絶縁膜に接続孔を形成する製造工程を行う。
【0033】
すなわち、半導体基板1の表面に、CVD法を使用して、厚膜の酸化シリコン膜(絶縁膜)17を形成した後、CVD法を使用して、薄膜の多結晶シリコン膜(第1のマスク膜)18をその酸化シリコン膜17の上に形成する。その後、半導体基板1の上に、レジスト膜19を塗布した後、フォトリソグラフィ技術を使用して、接続孔を形成するためのパターンをレジスト膜19に形成する(図10)。この場合、酸化シリコン膜17からなる絶縁膜は、SOG膜、PSG膜、BPSG膜、またはSOG膜、PSG膜、BPSG膜と酸化シリコン膜との積層膜などの種々の態様とすることができる。また、多結晶シリコン膜18からなるカギ型ハードマスク用の第1のマスク膜は、その下部の酸化シリコン膜17とエッチング条件が異なっている材料からなる膜である窒化シリコン膜などの絶縁膜またはタングステンなどの導電性膜の態様とすることができる。
【0034】
次に、そのレジスト膜19をエッチング用マスクとして使用して、レジスト膜19に形成されている開口部の下部の多結晶シリコン膜18をエッチングして取り除いた後、その下の酸化シリコン膜17の表層部をエッチングして、その領域に溝17aを形成する(図11)。この場合、溝17aの深さは、後述する多結晶シリコン膜の膜厚以上の値としていると共に、ビット線としての配線層16と接触しない範囲で、できるだけ大きい堀込み状態の深さとしている。
【0035】
次に、不要となったレジスト膜19を取り除いた後、半導体基板1の上に、CVD法を使用して、薄膜の多結晶シリコン膜(第2のマスク膜)20を形成し、溝17aの側面が多結晶シリコン膜20によって被覆されている状態とする(図12)。
【0036】
その後、ドライエッチングなどの選択エッチング法を使用して、少なくとも溝17aの下部の多結晶シリコン膜20を取り除いて、開口部の多結晶シリコン膜18の側壁および溝17aの側壁に多結晶シリコン膜(サイドウォール)20aを残存させる作業を行う(図13)。
【0037】
次に、カギ型ハードマスクとしての多結晶シリコン膜18と多結晶シリコン膜20aとをエッチング用マスクとして、ドライエッチングなどの選択エッチング法を使用して、酸化シリコン膜17およびその下部の酸化シリコン膜15に接続孔(スルーホールまたはコンタクトホールと称されている場合がある)21を形成する(図14)。
【0038】
その後、接続孔21に、選択CVD法を使用して例えば導電性の多結晶シリコンまたはタングステンなどからなるプラグ22を形成する(図15)。これは次の▲1▼、▲2▼の理由からである。▲1▼プラグ22形成(例えばCMP)時に同時に取り除かれるためである。▲2▼プラグ14が多結晶シリコンの場合、多結晶シリコン18、20aを取り除こうとするとプラグ14も除去されてしまうためである。このプラグ22は、例えばビット線用の配線層16の上方の径が、下方よりも大径となっている。この場合、多結晶シリコン膜18および多結晶シリコン膜20aの代替えとして窒化シリコン膜などの絶縁膜が使用されている場合には、その絶縁膜を設計仕様に応じて取り除く作業を省略することができる。
【0039】
前述した製造工程によって、DRAMにおけるCOB型メモリセルのキャパシタの下部電極と半導体基板1に形成されているMOSFETのドレインとなっている半導体領域12の上のプラグ14とを電気的に接続するために、その間の領域の酸化シリコン膜15および酸化シリコン膜17からなる絶縁膜に接続孔21を形成した後、その接続孔21にプラグ22を形成することができる。
【0040】
この場合、多結晶シリコン膜18と多結晶シリコン膜20aは、カギ型ハードマスクとしての機能を有し、接続孔21を形成するための酸化シリコン膜17の溝17aの側壁(垂直部)に多結晶シリコン膜20aが存在することによって、カギ型ハードマスクの肩部(多結晶シリコン膜18と多結晶シリコン膜20aとの接合部)が酸化シリコン膜17のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部(溝17aの側壁の多結晶シリコン膜20a)が存在し、接続孔21のパターン寸法は変わることがないので、微細構造の接続孔21を高い寸法精度をもって形成することができる。
【0041】
また、カギ型ハードマスクを使用したエッチング技術によって、接続孔21を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、接続孔21の側面を垂直方向にエッチングして形成することができるので、深い接続孔21であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した接続孔の形成時における加工限界を超えた微小な加工寸法をもって接続孔21を形成でき、しかも高い寸法精度で微細加工をもって接続孔21を形成することができる。この場合、本発明者が検討した結果、接続孔21のアスペクト比が3以上の場合でも、垂直な側面を有する微細構造の接続孔21を形成できる。
【0042】
したがって、接続孔21とそれと隣接しているビット線としての配線層16とが接触するという不良が防止できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【0043】
次に、半導体基板1の上にCOB型メモリセルにおけるキャパシタを形成する(図16)。この場合、キャパシタの下部電極(ストレージ・ノード電極、蓄積電極)23はプラグ22と電気的に接続しており、その上にキャパシタの誘電体膜24を形成し、その誘電体膜24の上にキャパシタの上部電極(プレート電極)25を形成している。
【0044】
すなわち、まず、キャパシタの下部電極23を形成する。下部電極23は、半導体基板1の上に例えばリンなどの不純物が含有されている導電性多結晶シリコン膜をCVD法により堆積した後、フォトリソグラフィ技術および選択エッチング技術を用いてパターン化することにより形成する。
【0045】
次に、下部電極23を含む半導体基板1の上に、誘電体膜24を堆積する。誘電体膜24は、例えばSi3 N4 (シリコンナイトライド)、Ta2 O5 (5酸化タンタル)または強誘電体膜であるPZT(チタン酸ジルコン酸鉛)などを堆積する。誘電体膜24の他の態様として、例えばチタン酸ストロンチウム、チタン酸鉛またはチタン酸バリウムなどのチタン化合物などからなる誘電体膜を適用することができる。
【0046】
次に、半導体基板1の上に、キャパシタの上部電極25を形成する。上部電極25は、半導体基板1の上に、例えばリンなどの不純物が含有されている導電性多結晶シリコン膜をCVD法により堆積した後、フォトリソグラフィ技術および選択エッチング技術を用いてパターン化することにより形成する。
【0047】
次に、半導体基板1の上に、絶縁膜としての例えば酸化シリコン膜26を形成し、その表面に溝(ダマシン配線用溝)に埋め込まれている例えばアルミニウム層からなる配線層を形成する。
【0048】
すなわち、半導体基板1の上に、CVD法を使用して、厚膜の酸化シリコン膜(絶縁膜)26を形成した後、CVD法を使用して、薄膜の多結晶シリコン膜(第1のマスク膜)27をその酸化シリコン膜26の上に形成する。その後、半導体基板1の上に、レジスト膜28を塗布した後、フォトリソグラフィ技術を使用して、溝(ダマシン配線用溝)を形成するためのパターンをレジスト膜28に形成する。
【0049】
この場合、酸化シリコン膜26からなる絶縁膜は、SOG膜、PSG膜、BPSG膜、またはSOG膜、PSG膜、BPSG膜と酸化シリコン膜との積層膜などの種々の態様とすることができる。また、多結晶シリコン膜27からなるカギ型ハードマスク用の第1のマスク膜は、その下部の酸化シリコン膜26とエッチング条件が異なっている材料からなる膜である窒化シリコン膜などの絶縁膜またはタングステンなどの導電性膜の態様とすることができる。
【0050】
次に、そのレジスト膜28をエッチング用マスクとして使用して、レジスト膜28に形成されている開口部の下部の多結晶シリコン膜27をエッチングして取り除いた後、その下の酸化シリコン膜26の表層部をエッチングして、その領域に溝26aを形成する(図17)。この場合、溝26aの深さは、後述する多結晶シリコン膜の膜厚以上の値としている。
【0051】
次に、不要となったレジスト膜28を取り除いた後、半導体基板1の上に、CVD法を使用して、薄膜の多結晶シリコン膜(第2のマスク膜)29を形成し、溝26aの側面が多結晶シリコン膜29によって被覆されている状態とする(図18)。この場合、多結晶シリコン膜29は、その下部の多結晶シリコン膜27と同一の材料からなる膜としている。その後、ドライエッチングなどの選択エッチング法を使用して、少なくとも溝26aの下部の多結晶シリコン膜29を取り除いて、開口部の多結晶シリコン膜27の側壁および溝26aの側壁に多結晶シリコン膜(サイドウォール)29aを残存させる作業を行う(図19)。
【0052】
次に、カギ型ハードマスクとしての多結晶シリコン膜27と多結晶シリコン膜29aとをエッチング用マスクとして、ドライエッチングなどの選択エッチング法を使用して、酸化シリコン膜26に溝30を形成する(図20)。
【0053】
その後、不要となった多結晶シリコン膜27、多結晶シリコン膜29aを取り除いて、酸化シリコン膜26に形成された溝30に配線層を埋め込むことができる状態とする(図21)。次に、半導体基板1の上に、例えばアルミニウム層(導電性層)31をスパッタリング法などを使用して形成し、溝30にアルミニウム層31を埋め込む作業を行う(図22)。
【0054】
その後、CMP法などの研磨技術を使用して、溝30に埋め込まれているアルミニウム層31a以外のアルミニウム層31を取り除いて、配線層としてのアルミニウム層31aを溝30aに埋め込まれた状態をもって形成する(図23)。
【0055】
前述した製造工程によって、酸化シリコン膜26の溝30に埋め込まれているアルミニウム層31aからなる配線層(ダマシン配線層)を形成することができ、平坦化された酸化シリコン膜26の領域にその酸化シリコン膜26の表面と同一の平面を有する配線層としてのアルミニウム層31aを形成することができる。すなわち、この配線層を形成するアルミニウム層31aの上層の平坦化が可能となるので、その上層に形成される配線のパターン形成精度および平坦化を向上させることが可能となり、配線の信頼性を向上させることが可能となる。
【0056】
この場合、図20に示した多結晶シリコン膜27と多結晶シリコン膜29aは、カギ型ハードマスクとしての機能を有し、溝30を形成するための酸化シリコン膜26の溝26aの側壁(垂直部)に多結晶シリコン膜29aが存在することによって、カギ型ハードマスクの肩部(多結晶シリコン膜27と多結晶シリコン膜29aとの接合部)が酸化シリコン膜26のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部(溝26aの側壁の多結晶シリコン膜29a)が存在し、溝30のパターン寸法は変わることがないので、微細構造の溝30を高い寸法精度をもって形成することができる。
【0057】
また、カギ型ハードマスクを使用したエッチング技術によって、溝30を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、溝30の側面を垂直方向にエッチングして形成することができるので、深い溝30であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝30を形成でき、しかも高い寸法精度で微細加工をもって溝30を形成することができる。
【0058】
したがって、微細構造の溝30をもって、配線層としてのアルミニウム層31aを形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【0059】
次に、半導体基板1の上に必要に応じて多層配線層を形成した後、その上にパシベーション膜(図示を省略)を形成することにより、DRAMを有する半導体集積回路装置の製造工程を終了する。
【0060】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、DRAMにおけるCOB型メモリセルのキャパシタの下部電極23と半導体基板1に形成されているMOSFETのドレインとなっている半導体領域12の上のプラグ14とを電気的に接続するために、その間の領域の酸化シリコン膜15および酸化シリコン膜17からなる絶縁膜に接続孔21を形成した後、その接続孔21にプラグ22を形成することができる。
【0061】
この場合、多結晶シリコン膜18と多結晶シリコン膜20aは、カギ型ハードマスクとしての機能を有し、接続孔21を形成するための酸化シリコン膜17の溝17aの側壁(垂直部)に多結晶シリコン膜20aが存在することによって、カギ型ハードマスクの肩部(多結晶シリコン膜18と多結晶シリコン膜20aとの接合部)が酸化シリコン膜17のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部(溝17aの側壁の多結晶シリコン膜20a)が存在し、接続孔21のパターン寸法は変わることがないので、微細構造の接続孔21を高い寸法精度をもって形成することができる。
【0062】
また、カギ型ハードマスクを使用したエッチング技術によって、接続孔21を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、接続孔21の側面を垂直方向にエッチングして形成することができるので、深い接続孔21であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した接続孔の形成時における加工限界を超えた微小な加工寸法をもって接続孔21を形成でき、しかも高い寸法精度で微細加工をもって接続孔21を形成することができる。この場合、本発明者が検討した結果、接続孔21のアスペクト比が3以上の場合でも、垂直な側面を有する微細構造の接続孔21を形成できる。
【0063】
したがって、接続孔21とそれと隣接しているビット線としての配線層16とが接触するという不良が防止できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【0064】
また、前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、半導体基板1の選択的な領域に、溝1aに埋め込まれている酸化シリコン膜6aからなる素子分離用絶縁膜を形成することができ、平坦化された半導体基板1の領域にその半導体基板1の表面と同一の平面を有する素子分離用絶縁膜としての酸化シリコン膜6aを形成することができる。
【0065】
この場合、多結晶シリコン膜3と多結晶シリコン膜5aは、カギ型ハードマスクとしての機能を有し、開口部2bおよび溝1aを形成するための酸化シリコン膜2の溝2aの側壁(垂直部)に多結晶シリコン膜5aが存在することによって、カギ型ハードマスクの肩部(多結晶シリコン膜3と多結晶シリコン膜5aとの接合部)が酸化シリコン膜2のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部(溝2aの側壁の多結晶シリコン膜5a)が存在し、開口部2bおよび溝1aのパターン寸法は変わることがないので、微細構造の開口部2bおよび溝1aを高い寸法精度をもって形成することができる。
【0066】
また、カギ型ハードマスクを使用したエッチング技術によって、開口部2bおよび溝1aを形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、開口部2bおよび溝1aの側面を垂直方向にエッチングして形成することができるので、深い溝1aであっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝1aを形成でき、しかも高い寸法精度で微細加工をもって溝1aを形成することができる。
【0067】
したがって、微細構造の溝1aをもって、素子分離用絶縁膜としての酸化シリコン膜6aを形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【0068】
さらに、前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、酸化シリコン膜26の溝30に埋め込まれているアルミニウム層31aからなる配線層(ダマシン配線層)を形成することができ、平坦化された酸化シリコン膜26の領域にその酸化シリコン膜26の表面と同一の平面を有する配線層としてのアルミニウム層31aを形成することができる。
【0069】
この場合、多結晶シリコン膜27と多結晶シリコン膜29aは、カギ型ハードマスクとしての機能を有し、溝30を形成するための酸化シリコン膜26の溝26aの側壁(垂直部)に多結晶シリコン膜29aが存在することによって、カギ型ハードマスクの肩部(多結晶シリコン膜27と多結晶シリコン膜29aとの接合部)が酸化シリコン膜26のエッチング時のエッチングによって、そのエッチング条件が異常化してエッチングされて後退したとしても、カギ型ハードマスクの垂直部(溝26aの側壁の多結晶シリコン膜29a)が存在し、溝30のパターン寸法は変わることがないので、微細構造の溝30を高い寸法精度をもって形成することができる。
【0070】
また、カギ型ハードマスクを使用したエッチング技術によって、溝30を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、溝30の側面を垂直方向にエッチングして形成することができるので、深い溝30であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝30を形成でき、しかも高い寸法精度で微細加工をもって溝30を形成することができる。
【0071】
したがって、微細構造の溝30をもって、配線層としてのアルミニウム31aを形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【0072】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0073】
例えば、本発明の半導体集積回路装置およびその製造方法は、溝に埋め込まれている素子分離用絶縁膜または接続孔あるいは溝に埋め込まれている配線層の少なくとも1種またはそれらを組み合わせた態様の半導体集積回路装置およびその製造方法に適用できる。
【0074】
また、本発明の半導体集積回路装置およびその製造方法は、DRAM以外に、MOSFET、CMOSFET、BiCMOSFETなどを構成要素とするロジック系あるいはSRAM(Static Random Access Memory )などのメモリ系などを有する種々の半導体集積回路装置およびその製造方法に適用できる。
【0075】
さらに、本発明の半導体集積回路装置およびその製造方法は、半導体素子を形成する半導体基板を例えば絶縁層上に素子形成用の半導体層を設けてなるSOI基板などの基板に変更することができ、MOSFET、CMOSFETおよびバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の半導体集積回路装置およびその製造方法に適用できる。
【0076】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0077】
(1).本発明の半導体集積回路装置の製造方法によれば、DRAMにおけるCOB型メモリセルのキャパシタの下部電極と半導体基板などの基板に形成されているMOSFETのドレインとなっている半導体領域の上のプラグとを電気的に接続するために、その間の領域の酸化シリコン膜などの絶縁膜に接続孔を形成した後、その接続孔にプラグを形成することができる。
【0078】
この場合、カギ型ハードマスクを使用したエッチング技術によって、接続孔を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、接続孔の側面を垂直方向にエッチングして形成することができるので、深い接続孔であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した接続孔の形成時における加工限界を超えた微小な加工寸法をもって接続孔を形成でき、しかも高い寸法精度で微細加工をもって接続孔を形成することができる。この場合、本発明者が検討した結果、接続孔のアスペクト比が3以上の場合でも、垂直な側面を有する微細構造の接続孔を形成できる。
【0079】
したがって、接続孔とそれと隣接しているビット線としての配線層とが接触するという不良が防止できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【0080】
(2).本発明の半導体集積回路装置の製造方法によれば、半導体基板などの基板の選択的な領域に、溝に埋め込まれている酸化シリコン膜などからなる素子分離用絶縁膜を形成することができ、平坦化された半導体基板などの基板の領域にその基板の表面と同一の平面を有する素子分離用絶縁膜を形成することができる。
【0081】
この場合、カギ型ハードマスクを使用したエッチング技術によって、カギ型ハードマスクの下部の絶縁膜における開口部および基板における溝を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、開口部および溝の側面を垂直方向にエッチングして形成することができるので、深い溝であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝を形成でき、しかも高い寸法精度で微細加工をもって溝を形成することができる。
【0082】
したがって、微細構造の溝をもって、素子分離用絶縁膜を形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【0083】
(3).本発明の半導体集積回路装置の製造方法によれば、酸化シリコン膜などの絶縁膜の溝に埋め込まれている配線層(ダマシン配線層)を形成することができ、平坦化された酸化シリコン膜などの絶縁膜の領域にその表面と同一の平面を有する配線層を形成することができる。
【0084】
この場合、カギ型ハードマスクを使用したエッチング技術によって、溝を形成しているので、カギ型ハードマスクのパターン寸法を維持したまま、溝の側面を垂直方向にエッチングして形成することができるので、深い溝であっても、カギ型ハードマスクを使用していない従来のフォトリソグラフィ技術と選択エッチング技術とを使用した溝の形成時における加工限界を超えた微小な加工寸法をもって溝を形成でき、しかも高い寸法精度で微細加工をもって溝を形成することができる。
【0085】
したがって、微細構造の溝をもって、配線層を形成できることによって、高性能でしかも高い製造歩留りの半導体集積回路装置およびその製造方法とすることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図2】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図3】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図4】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図5】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図6】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図7】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図8】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図9】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図10】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図11】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図12】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図13】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図14】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図15】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図16】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図17】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図18】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図19】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図20】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図21】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図22】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図23】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【符号の説明】
1 半導体基板(基板)
1a 溝
2 酸化シリコン膜(絶縁膜)
2a 溝
2b 開口部
3 多結晶シリコン膜(第1のマスク膜)
4 レジスト膜
5 多結晶シリコン膜(第2のマスク膜)
5a 多結晶シリコン膜(サイドウォール)
6 酸化シリコン膜(絶縁膜)
6a 酸化シリコン膜(分離膜)
7 ゲート絶縁膜
8 ゲート電極
9 絶縁膜
10 側壁絶縁膜(サイドウォールスペーサ)
11 ゲート領域
12 半導体領域
13 酸化シリコン膜
14 プラグ
15 酸化シリコン膜(絶縁膜)
16 配線層
17 酸化シリコン膜(絶縁膜)
17a 溝
18 多結晶シリコン膜(第1のマスク膜)
19 レジスト膜
20 多結晶シリコン膜(第2のマスク膜)
20a 多結晶シリコン膜(サイドウォール)
21 接続孔
22 プラグ
23 キャパシタの下部電極
24 キャパシタの誘電体膜
25 キャパシタの上部電極
26 酸化シリコン膜(絶縁膜)
26a 溝
27 多結晶シリコン膜(第1のマスク膜)
28 レジスト膜
29 多結晶シリコン膜(第2のマスク膜)
29a 多結晶シリコン膜(サイドウォール)
30 溝
31 アルミニウム層(導電性層)
31a アルミニウム層(配線層)
Claims (3)
- 半導体基板上に設けられた第1の不純物導入領域、前記第1の不純物導入領域と離間した位置に設けられた第2の不純物導入領域、前記第1の不純物導入領域と前記第2の不純物導入領域との間を流れる電流を制御するゲート電極とを有する電界効果型トランジスタと、前記第1の不純物導入領域に電気的に接続されたビット線と、前記第2の不純物導入領域に電気的に接続され、前記ビット線よりも上部に形成されたキャパシタとを有する半導体集積回路装置の製造方法であって、
前記ゲート電極が形成された前記半導体基板上に第1の絶縁膜を形成する工程と、
前記第1および第2の不純物導入領域の上部の前記第1の絶縁膜に第1および第2の開口部を形成する工程と、
前記第1および第2の開口部に、前記第1および第2の不純物導入領域にそれぞれ接続される第1および第2の導電性プラグを形成する工程と、
前記第1の導電性プラグに接続され、前記第2の導電性プラグ近傍まで延ばした前記ビット線を形成する工程と、
前記ビット線が形成された前記半導体基板上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第1のマスク膜を形成する工程と、
前記第1のマスク膜上にレジスト膜を形成した後、そのレジスト膜をエッチングマスクとして、前記第2の導電性プラグの上部の前記第1のマスク膜に第3の開口部を形成した後、その第3の開口部から露出する前記第2の絶縁膜に前記第2の絶縁膜を貫通しないように溝を形成する工程と、
前記レジスト膜を取り除いた後、前記第1のマスク膜上および前記溝内に第2のマスク膜を形成する工程と、
前記第2のマスク膜を前記溝の側壁に残るように異方性エッチング除去することにより、前記溝の側壁に前記第2のマスク膜からなるサイドウォールを形成する工程と、
前記第1のマスク膜および前記サイドウォールをエッチングマスクとして、そのマスクから露出し、前記ビット線の側部に設けられた前記第2の絶縁膜をエッチング除去し、前記第2の導電性プラグを露出することにより、前記第2の絶縁膜に接続孔を形成する工程と、
前記接続孔に第3の導電性プラグを形成する工程と、
前記第3の導電性プラグに接続される前記キャパシタを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法であって、前記第1の絶縁膜または第2の絶縁膜は酸化シリコン膜またはSOG膜、PSG膜、BPSG膜あるいはそれらの膜の積層膜であり、前記第1のマスク膜および第2のマスク膜は、多結晶シリコン膜またはタングステン膜あるいは窒化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
- 請求項1記載の半導体集積回路装置の製造方法であって、前記接続孔は、前記キャパシタにおける下部電極と接触している接続孔であることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02304097A JP3614267B2 (ja) | 1997-02-05 | 1997-02-05 | 半導体集積回路装置の製造方法 |
US09/019,087 US6806195B1 (en) | 1997-02-05 | 1998-02-05 | Manufacturing method of semiconductor IC device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02304097A JP3614267B2 (ja) | 1997-02-05 | 1997-02-05 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10223854A JPH10223854A (ja) | 1998-08-21 |
JP3614267B2 true JP3614267B2 (ja) | 2005-01-26 |
Family
ID=12099357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02304097A Expired - Lifetime JP3614267B2 (ja) | 1997-02-05 | 1997-02-05 | 半導体集積回路装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6806195B1 (ja) |
JP (1) | JP3614267B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546122B1 (ko) * | 1998-12-30 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
JP3660821B2 (ja) * | 1999-01-19 | 2005-06-15 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
US6245629B1 (en) * | 1999-03-25 | 2001-06-12 | Infineon Technologies North America Corp. | Semiconductor structures and manufacturing methods |
KR100532980B1 (ko) * | 1999-10-28 | 2005-12-02 | 주식회사 하이닉스반도체 | 커패시터 형성방법 |
US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
KR100356136B1 (ko) * | 1999-12-23 | 2002-10-19 | 동부전자 주식회사 | 반도체 장치 제조 방법 |
KR100585001B1 (ko) * | 2000-06-30 | 2006-05-29 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
JP2002134711A (ja) * | 2000-10-20 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
KR100414732B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 금속배선 형성 방법 |
KR100738065B1 (ko) * | 2002-07-10 | 2007-07-10 | 삼성전자주식회사 | 한 개의 트랜지스터와 데이터 저장 수단으로 한 개의저항체를구비하는 메모리 소자 및 그 구동 방법 |
KR100607647B1 (ko) * | 2003-03-14 | 2006-08-23 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
US6974770B2 (en) * | 2003-06-20 | 2005-12-13 | Infineon Technologies Ag | Self-aligned mask to reduce cell layout area |
KR100545865B1 (ko) * | 2003-06-25 | 2006-01-24 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH07254605A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 配線形成方法 |
US5792687A (en) | 1996-08-01 | 1998-08-11 | Vanguard International Semiconductor Corporation | Method for fabricating high density integrated circuits using oxide and polysilicon spacers |
-
1997
- 1997-02-05 JP JP02304097A patent/JP3614267B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-05 US US09/019,087 patent/US6806195B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6806195B1 (en) | 2004-10-19 |
JPH10223854A (ja) | 1998-08-21 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
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|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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