JPH07254605A - 配線形成方法 - Google Patents

配線形成方法

Info

Publication number
JPH07254605A
JPH07254605A JP6044607A JP4460794A JPH07254605A JP H07254605 A JPH07254605 A JP H07254605A JP 6044607 A JP6044607 A JP 6044607A JP 4460794 A JP4460794 A JP 4460794A JP H07254605 A JPH07254605 A JP H07254605A
Authority
JP
Japan
Prior art keywords
resist
wiring
contact hole
region
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6044607A
Other languages
English (en)
Inventor
Hitoshi Tsuji
均 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP6044607A priority Critical patent/JPH07254605A/ja
Priority to US08/404,606 priority patent/US5514625A/en
Publication of JPH07254605A publication Critical patent/JPH07254605A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist

Abstract

(57)【要約】 【構成】本発明では、最終的に配線溝用のレジストのマ
スクが残る部分を、第一の露光にて形成し、アルカリ系
の現像液に対し溶解速度が遅い性質としておく。コンタ
クトホール93を形成するためには、通常と同様に露
光、現像行いこれをマスクとしてエッチングを行い形成
する。この後、アルカリ系の現像液に対し溶解速度が遅
いレジストをマスクとして、配線用溝92を形成する。 【効果】本発明では、コンタクトホ−ルのレジストマス
クを形成する際、露光する位置がずれても、所望の面積
と位置で、配線幅と同一寸法で合わせずれのないパタ−
ンを形成できる。また、コンタクトホ−ルと配線用溝で
の段差が生じることがなくなるため、配線用の金属を完
全に下地配線と導通させることができる。さらにレジス
トの塗布は一度のみでよく、コンタクトホ−ル内にレジ
ストが残留することがなくなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は配線形成方法、特に半導
体装置の多層配線の形成方法に関する。
【0002】
【従来の技術】半導体素子の微細化が要求されており、
コンタクトホ−ル及び配線寸法にも微細化が要求されて
いる。従来用いられている一般的な配線パタ−ンの形成
方法を、図10及び図11に示す。
【0003】図10の配線形成方法は、(a)〜(d)
のように層間絶縁膜101上にコンタクトホ−ル102
開孔用のレジスト103を所定の位置に塗布し、これを
パターニングしマスクを形成し、これをマスクとして層
間絶縁膜101にコンタクトホ−ルを開孔する。レジス
トを剥離後、配線用金属104を全面に蒸着し、下地配
線等との導通を図る。配線用レジスト105をマスクと
して配線用金属104をエッチングし、配線106を形
成する。
【0004】この従来技術の問題点としては、加工の際
の合わせ精度、設計マ−ジンの微細化が難しいことが挙
げられる。また、コンタクトホ−ルにAl系金属を十分
に埋めるため、(b)の工程に示すようにコンタクトホ
ール102の上部を広げる工程が必要である。また、コ
ンタクトホールの径が微細化してくると、カバレッジの
影響により配線用金属が十分にコンタクトホールに埋ま
らず、このため下地配線と導通しない場合もあり、特性
や品質に影響が出てくる。この対策として、高温での金
属膜の蒸着や蒸着後にメルトする方法がある。しかし、
合わせマ−クがメルトされた金属に隠されてしまうため
に、この後金属膜上でレジストのパタ−ニングを行う場
合、合わせマークの検出が難しく合わせ不能となる場合
もある。
【0005】図11の配線形成方法は(a)〜(d)に
示すように、層間絶縁膜201上にコンタクトホ−ル2
04のパタ−ンをレジスト203により形成し、層間絶
縁膜をコンタクトホール204の深さ分までエッチング
する。202は所望のコンタクトホ−ル形成位置の中心
線を示すものであり、実際の製造工程においては半導体
基板上のアライメントマークを用いる。レジスト203
を剥離した後、続いて配線のパタ−ンを形成するために
レジスト205をパターニングし、これをマスクとして
用い層間絶縁膜201を配線用溝206の深さ分として
層間絶縁膜201が貫通するまでエッチングし、配線用
溝206とコンタクトホール204を開口する。続いて
レジストを剥離後、配線用金属207を蒸着し、下地配
線との導通を図る。配線用金属を配線用溝に流し込むた
めメルト工程を行ない、その後ポリッシングを行い、コ
ンタクトホ−ル204と配線208が層間絶縁膜201
内に形成される。
【0006】図11での埋め込み形成方法は、上記に示
した図10の問題点を解決すべく行われているものであ
るが、レジストのパタ−ニングをコンタクトホ−ルを形
成するためと配線用溝を形成するためのそれぞれ2回行
う必要がある。このため設計上合わせ精度を考慮し、配
線幅より小さいコンタクトホ−ルを設計する必要があ
る。配線幅より小さいコンタクトホ−ルを設計した場
合、コンタクトホ−ルと配線パタ−ンの形成面に段差が
ついてしまうので、配線用金属の蒸着または配線用金属
を溝へ埋め込むメルト工程の際、コンタクトホールに完
全に配線用金属が埋まらないなどの不具合が生じる場合
がある。さらにコンタクトホ−ルのパタ−ンが形成され
ている段差上に、微細な配線用のレジストパタ−ンを形
成する必要がある。配線用のレジストパターンが本来形
成したい位置よりずれた場合、(b)のようにコンタク
トホ−ル内にレジストが入り込み、コンタクトホ−ルの
底部に、レジストが残留する場合がある。またレジスト
の合わせずれにより、配線用溝やコンタクトホールが所
望の位置よりずれて形成されてしまう。
【0007】以上のように従来の配線形成方法におい
て、配線用溝やコンタクトホールを形成するためのレジ
ストマスクの合わせ精度や微細化が難しいことが挙げら
れる。また、微細化にともない配線用金属を蒸着する
際、十分コンタクトホールに金属が埋まらず特性、品質
に影響が出るという問題点がある。さらにコンタクトホ
−ルのパタ−ンが形成されている段差上に、微細な配線
溝用のレジストパタ−ンを形成する必要があり、コンタ
クトホ−ルの底部にレジストが残ってしまう問題点があ
る。
【0008】
【発明が解決しようとする課題】上記の問題点を鑑み本
発明においては、露光などの合わせずれの影響を受けず
に、配線用溝やコンタクトホールを所望の位置に形成す
ることができ、またコンタクトホールと配線用溝との間
の段差をなくすように、配線用溝の幅と同一の幅を持つ
コンタクトホールを形成し、配線用金属が下地配線と完
全に導通するように形成し、さらにレジストがコンタク
トホールに残留しないような配線方法を提供することを
目的とする。
【0009】
【課題を解決するための手段】上記目的を解決するため
に本発明においては、レジストにポジ型ノボラック系レ
ジストを用いる。このポジ型ノボラック系レジストは特
性上、露光にて光が当たった部分は感光剤と光エネルギ
−が反応し、アルカリ系の現像液に溶解されやすくな
る。しかしこの状態で現像を行わずアンモニア雰囲気中
高温処理すると、脱カルボン反応を起こしアルカリ系の
現像液対し溶解速度が遅くなる。さらにこのレジストに
含まれる感光剤は元の性質に戻らないため、再度露光し
ても露光の影響を受けず、アルカリ系の現像液に対し溶
解速度が遅いという性質は変わらない。
【0010】この性質を利用し、最終的に配線溝用のレ
ジストマスクが残る部分を、第一の露光にて形成し、ア
ルカリ系の現像液に不溶解としておく。コンタクトホー
ルを形成するためには、通常と同様に露光、現像行い、
これをマスクとしてエッチングを行い形成する。この
後、アルカリ系の現像液に対し溶解速度が遅いレジスト
をマスクとして、配線用溝を形成する。
【0011】
【作用】本発明においては、第一の露光及びアンモニア
雰囲気中の熱処理により配線用溝のレジストパタ−ンが
残る領域は、アルカリ系の現像液に対し溶解速度が遅く
なる。このため、コンタクトホ−ルのレジストマスクを
形成する際、露光する位置がずれても、コンタクトホー
ルの面積より大きめに露光することにより、所望の面積
と位置で、配線幅と同一寸法で合わせずれのないパタ−
ンを形成することが可能となる。また、これによりコン
タクトホ−ルと配線用溝との形成面での段差が生じるこ
とがなくなるため、配線用の金属を完全に下地配線と導
通させることができる。さらにレジストの塗布は一度の
みでよく、また、エッチングの前にレジストが塗布され
るために、コンタクトホ−ル内にレジストが残留するこ
とがなくなる。
【0012】
【実施例】本発明の実施例を図1〜図9を用いて説明す
る。図1は図2〜図9を説明するための配線及びコンタ
クトホ−ルの斜視図及び断面図である。ここで図1の
(d)は配線及びコンタクトホ−ルの斜視図であり、図
1(d)のI−II面に対応する断面図が図1の(a)、
III −IV面での断面図が図1の(b)、上面図が図1の
(c)である。またコンタクトホ−ルの横方向の寸法は
A、縦方向の寸法はBとする。図中の12はAl系の配
線用金属、13はコンタクトホ−ル、これらの周囲には
11の層間絶縁膜が存在している。以下図2から図9の
(a)は図1(d)のI−II面に対応する断面図、
(b)は図1(d)のIII −IV面に対応する断面図、と
する。また、図4及び図7については上面図(c)も加
える。
【0013】図2(a)、(b)に示すように、コンタ
クトホ−ル及び配線を形成する層間絶縁膜21上に、ポ
ジ型ノボラック系フォトレジスト(以下、レジストと称
する。)22を塗布する。このレジストは、ノボラック
樹脂と感光剤の2成分系のものである。露光光としては
g線またはi線を用いる。本実施例はg線露光を行うも
のとする。第一の露光としてg線ステッパ−を用い、第
一のマスク23には配線用溝を形成する予定の領域上の
レジストに、露光光が当たらないようなパタ−ンを用
い、露光を行う。次に現像を行わずに、熱処理を行う。
これは真空機能を有したオ−ブン装置を用い、酸素、水
素等を除外した状態で、オ−ブン内に基板を載置し、チ
ャンバ−よりアンモニアガスを導入し、90〜110℃
の範囲で加熱処理を45分間行う。これにより、露光で
光が当たったレジスト24のみが、アルカリ系の現像液
に対し溶解速度が遅くなり不溶解に近い性質となる。そ
の他の配線溝形成用のレジストは、層間絶縁膜上に塗布
された状態のままで残る。
【0014】次に、図3(a)、(b)に示すように、
基板を室温状態に戻した後、第二の露光を行うため、コ
ンタクトホ−ルを形成する予定の領域上のレジストに露
光光が当たるようなパタ−ンの入った第二のマスク31
を用い、露光を行う。露光されたレジスト32は、アル
カリ系の現像液により後の工程で現像される。配線用溝
形成用のレジストのパタ−ンは、図2の工程によりアル
カリ不溶解となっているために、この露光によって影響
を受けることはない。このためI−II面に対応する断面
のマスクの透光性の部分は、33に示すようにオフセッ
トを考慮し、コンタクトホールの幅より大きい寸法で設
計することができる。これにより、マスクがコンタクト
ホールを形成する予定の領域より多少ずれたとしても、
マスクの透光性の部分が大きい寸法で設計されているた
めに、露光されるべきレジストが露光されない等の影響
を受けることを防ぐことができる。
【0015】次に、図4(a)、(b)、(c)に示す
ように図2、図3の工程により露光されたレジストをア
ルカリ系現像液を用い現像すると、図2の工程でアルカ
リ系の現像液に対し溶解速度が遅くなっている部分のレ
ジストを除き、コンタクトホ−ルを形成するためのレジ
ストのパタ−ン41が形成される。このレジストのパタ
ーン41のI−II面に対応する断面は、第一の露光及び
アンモニア雰囲気での熱処理によりアルカリ系現像液に
対し溶解速度が遅い性質となっているため、現像後も残
り、図2のレジストのパターン23と同一の配線幅とな
る。このためI−II面に対応する断面については、コン
タクトホールを形成する予定の領域上に、合わせずれの
ない状態で形成することができる。またIII −IV面に対
応する断面については、図3の露光の行程において多少
の合わせずれが生じたとしても、後の配線用溝及びコン
タクトホールに金属を埋め込む工程において、下地配線
との導通が図られる範囲にコンタクトホールが形成され
るとよいので大きな問題とはならない。よって図2に示
す工程で、マスク23をコンタクトホールを形成する予
定の領域上に、合わせずれがない状態で用い、レジスト
を露光することにより、後の工程において露光等の条件
を厳しくない状態で行うことができる。
【0016】次に、図5(a)、(b)に示すように現
像後に形成されたレジストのパタ−ンをマスクとして、
層間絶縁膜21をエッチングする。形成されるパタ−ン
は微細なためマグネトロンRIE装置やECRエッチン
グ装置を用いて、異方性エッチングを行い、配線溝の底
部から層間絶縁膜を貫通する深さ分51をエッチングす
る。このエッチングにより後の工程でコンタクトホール
となる分のみ層間絶縁膜がエッチングされる。続いて、
このエッチングの際にプラズマイオンの衝撃を受け変質
した厚さ数十nmのレジスト変質層52を、酸素ガスに
よるRIEまたはアッシングにより除去する。
【0017】次に、図6(a)、(b)に示すように第
三の露光として、パタ−ンのついていないマスクを用い
てステッパ−で全面露光するか、近接露光装置を用いマ
スク無しで全面を露光する。
【0018】次に、図7(a)、(b)、(c)に示す
ようにアルカリ系現像液で現像する。これにより、第一
の露光時に未露光領域となっている配線用溝を形成する
ためのレジストが現像され、配線用溝を形成するための
レジストのパタ−ンが形成される。このレジストのパタ
ーン71は現像後もアルカリ系の現像液に対し溶解速度
が遅い性質のために層間絶縁膜上に残る。よって配線用
溝と同一の幅を持つコンタクトホールを形成することが
可能となり、配線用溝とコンタクトホールとの間に不要
な段差が形成されることがない。
【0019】次に、図8(a)、(b)に示すように図
7の工程で形成されたレジストのパタ−ン71をマスク
に用い、コンタクトホ−ルが下地配線82に達するまで
層間絶縁膜21をRIE等の異方性エッチングによりエ
ッチングする。
【0020】次に、図9(a)、(b)に示すようにア
ルカリ系の現像液に対し溶解速度が遅い性質となってい
るレジスト71をアッシング等により剥離し、Al系の
配線用金属91を配線用溝92とコンタクトホール93
の内部に蒸着し、高温にて金属メルトを行い、コンタク
トホールと配線用溝に完全に配線用金属を埋め込む。そ
の後ポリッシュを行い、配線用金属の表面を平坦化す
る。以上の工程により埋め込み配線が形成される。ここ
でAl系金属のかわりに、Cu系の金属によっても実施
が可能である。
【0021】以上本発明においては、コンタクトホール
を所望の位置に合わせずれがない状態で形成することが
でき、またコンタクトホールと配線用溝との間に段差が
形成されず、下地配線との導通を完全に行うことができ
る。さらにレジストの塗布は1度のみでよくコンタクト
ホール内にレジストが残留することがなくなる。
【0022】
【発明の効果】本発明においては、コンタクトホ−ルの
レジストマスクを形成する際、露光する位置がずれて
も、所望の面積と位置で、配線幅と同一寸法で合わせず
れのないパタ−ンを形成することが可能となる。また、
コンタクトホ−ルと配線用溝との形成面での段差が生じ
ることがなく、配線用の金属を完全に下地配線と導通さ
せることができる。さらにレジストの塗布は一度のみで
よく、また、エッチングの前にレジストが塗布されるた
めに、コンタクトホ−ル内にレジストが残留することが
なくなる。
【図面の簡単な説明】
【図1】本発明の実施例の説明図。
【図2】本発明の製造工程を説明する断面図。
【図3】本発明の製造工程を説明する断面図。
【図4】本発明の製造工程を説明する断面図。
【図5】本発明の製造工程を説明する断面図。
【図6】本発明の製造工程を説明する断面図。
【図7】本発明の製造工程を説明する断面図。
【図8】本発明の製造工程を説明する断面図。
【図9】本発明の製造工程を説明する断面図。
【図10】従来例を説明する断面図。
【図11】従来例を説明する断面図。
【符号の説明】
11、21、101、201 層間絶縁膜 12、91、104、207 配線用金属 13、102 コンタクトホ−ル 22 ポジ型ノボラック系フォトレジスト 23 第一のマスク 24 第一の露光で露光光が当たったレジスト 31 第二のマスク 32 第二の露光で露光光が当たったレジスト 33 考慮のためのオフセット 41、71 レジストのパタ−ン 51 配線溝の底部から層間絶縁膜を貫通する深さ分 52 レジストの変質層 82 下地配線 92、206 配線用溝 93、204、205 コンタクトホール 103、203 レジスト 105 配線用レジスト 106、208 配線 202 コンタクトホ−ル形成位置の中心線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 572 A

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 基板と、この基板表面に形成された第1
    配線と、この第1配線を含む前記基板上に形成された層
    間絶縁膜と、この層間絶縁膜に開孔され前記第1配線に
    達するコンタクトホールと、このコンタクトホールを含
    む前記層間絶縁膜の表面に形成された溝部と、前記コン
    タクトホール及び前記溝部の内部に形成された第2配線
    とを形成するにあたり、 前記基板表面に選択的に前記第1配線を形成する工程
    と、 前記第1配線を含む前記基板上に前記層間絶縁膜を形成
    する工程と、 前記層間絶縁膜の表面にレジストを塗布する工程と、 前記溝部に対応したパターンを有する第1マスクを用い
    て前記レジストを露光した後、前記レジストの前記溝部
    に対応する領域を改質する工程と、 前記コンタクトホールに対応したパターンを有する第2
    マスクを用いて前記レジストを露光した後、第一の現像
    液を用いて前記レジストを現像することにより、前記コ
    ンタクトホールに対応した第1レジストパターンを形成
    する工程と、 前記第1レジストパターンを用いて前記層間絶縁膜を第
    1の深さまでエッチングする工程と、 前記レジストの全面を露光した後、第二の現像液を用い
    て前記レジストを現像することにより、前記溝部に対応
    した第2レジストパターンを形成する工程と、 前記第2レジストパターンを用いて前記層間絶縁膜を第
    2の深さまでエッチングすることにより、前記層間絶縁
    膜に前記コンタクトホール及び前記溝部を形成する工程
    と、 前記第2レジストパターンを除去する工程と、 前記コンタクトホール及び前記溝部の内部に配線材料を
    埋め込むことにより前記第2配線を形成する工程とを有
    することを特徴とする配線形成方法。
  2. 【請求項2】 前記レジストの前記溝部に対応する領域
    を改質する工程は、前記レジストを所定雰囲気中で熱処
    理し所定の現像液に対し溶解速度を遅くすることを特徴
    とする請求項1記載の配線形成方法。
  3. 【請求項3】 前記第1の深さが前記第1配線の表面か
    ら前記溝部の底面までの高さと等しいことを特徴とする
    請求項1記載の配線形成方法。
  4. 【請求項4】 前記第2の深さが前記溝部の底面から前
    記層間絶縁膜の表面までの高さと等しいことを特徴とす
    る請求項1記載の配線形成方法。
  5. 【請求項5】 前記第1マスクが前記溝部に対応する領
    域を遮光するマスクであることを特徴とする請求項1記
    載の配線形成方法。
  6. 【請求項6】 前記第2マスクが前記コンタクトホール
    に対応する領域を透光するマスクであることを特徴とす
    る請求項1記載の配線形成方法。
  7. 【請求項7】 前記第2マスクが前記コンタクトホール
    を含む領域に対応する領域を透光するマスクであること
    を特徴とする請求項1記載の配線形成方法。
  8. 【請求項8】 基板上に第1領域及び第2領域を有する
    層間絶縁膜を形成する工程と、 前記層間絶縁膜上にレジストを塗布する工程と、 前記第1領域上の前記レジストを露光する露光工程と、 前記第1領域上の前記レジストを所定の現像液に対し不
    溶解とする工程と、 前記第2領域中の第3領域上の前記レジストを露光する
    露光工程と、 前記所定の現像液を用いて前記レジストを現像すること
    により、前記第3領域上の前記レジストを除去して第1
    レジストパターンを形成する工程と、 前記第1レジストパターンをマスクとして前記層間絶縁
    膜を所定の深さまでエッチングする工程と、 前記レジストの全面を露光する工程と、 前記所定の現像液を用いて前記レジストを現像すること
    により、前記第2領域上の前記レジストを除去して第2
    レジストパターンを形成する工程と、 前記第2レジストパターンをマスクとして前記層間絶縁
    膜をエッチングすることにより、前記第3領域下の前記
    基板を露出する工程と、 前記第2領域及び前記第3領域に配線材料を被覆する工
    程とを有することを特徴とする配線形成方法。
  9. 【請求項9】 前記第1領域上の前記レジストを不溶解
    とする工程は、前記レジストを所定ガス雰囲気中で熱処
    理し所定の現像液に対し前記第1領域上の前記レジスト
    を不溶解とする工程であることを特徴とする請求項8記
    載の配線形成方法。
  10. 【請求項10】 前記レジストがノボラック系レジスト
    であることを特徴とする請求項5乃至9の何れか1項に
    記載の配線形成方法。
  11. 【請求項11】 前記ガス雰囲気がアンモニアガスを含
    む雰囲気であることを特徴とする請求項9記載の配線形
    成方法。
  12. 【請求項12】 前記第3領域下の前記基板表面に配線
    が形成されていることを特徴とする請求項9記載の配線
    形成方法。
JP6044607A 1994-03-16 1994-03-16 配線形成方法 Pending JPH07254605A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6044607A JPH07254605A (ja) 1994-03-16 1994-03-16 配線形成方法
US08/404,606 US5514625A (en) 1994-03-16 1995-03-15 Method of forming a wiring layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6044607A JPH07254605A (ja) 1994-03-16 1994-03-16 配線形成方法

Publications (1)

Publication Number Publication Date
JPH07254605A true JPH07254605A (ja) 1995-10-03

Family

ID=12696139

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6044607A Pending JPH07254605A (ja) 1994-03-16 1994-03-16 配線形成方法

Country Status (2)

Country Link
US (1) US5514625A (ja)
JP (1) JPH07254605A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1064996A (ja) * 1996-07-13 1998-03-06 Lg Semicon Co Ltd 半導体装置の自己整合的金属配線形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100200297B1 (ko) * 1995-06-30 1999-06-15 김영환 반도체 소자의 콘택홀 형성방법
JP3614267B2 (ja) * 1997-02-05 2005-01-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
TW403952B (en) * 1998-11-26 2000-09-01 United Microelectronics Corp The method of removing the photoresist

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4999318A (en) * 1986-11-12 1991-03-12 Hitachi, Ltd. Method for forming metal layer interconnects using stepped via walls
US4985374A (en) * 1989-06-30 1991-01-15 Kabushiki Kaisha Toshiba Making a semiconductor device with ammonia treatment of photoresist
US5055426A (en) * 1990-09-10 1991-10-08 Micron Technology, Inc. Method for forming a multilevel interconnect structure on a semiconductor wafer
US5126006A (en) * 1990-10-30 1992-06-30 International Business Machines Corp. Plural level chip masking

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1064996A (ja) * 1996-07-13 1998-03-06 Lg Semicon Co Ltd 半導体装置の自己整合的金属配線形成方法

Also Published As

Publication number Publication date
US5514625A (en) 1996-05-07

Similar Documents

Publication Publication Date Title
US4378383A (en) Method of making conductive paths through a lamina in a semiconductor device
US5196376A (en) Laser lithography for integrated circuit and integrated circuit interconnect manufacture
US4997746A (en) Method of forming conductive lines and studs
JPH06204347A (ja) コンタクトホールを形成する方法
EP0072933B1 (en) Method for photolithographic pattern generation in a photoresist layer
JPH07254605A (ja) 配線形成方法
JP4082812B2 (ja) 半導体装置の製造方法および多層配線構造の形成方法
JPH07130751A (ja) アルミ系金属膜のパターニング方法
JPH0722395A (ja) 半導体装置の製造方法
KR100424190B1 (ko) 반도체소자의금속배선형성방법
KR100239435B1 (ko) 반도체 소자의 제조 방법
KR960008561B1 (ko) 배선층 스텝커버리지 특성 개선방법
KR100232224B1 (ko) 반도체소자의 배선 형성방법
KR0144229B1 (ko) 반도체 소자의 미세 콘택 형성 방법
JPH01152722A (ja) 半導体装置
JP2903594B2 (ja) 半導体装置の製造方法
KR100197672B1 (ko) 반도체 소자의 금속 배선 형성방법
JPS5933827A (ja) 半導体装置の製造方法
KR20010083476A (ko) 미세패턴 형성방법
KR100209231B1 (ko) 미세 패턴 형성 방법
JPH06163451A (ja) 半導体装置の製造方法
JPH0661360A (ja) 半導体装置の製造方法
EP0446939A2 (en) Method of manufacturing semiconductor device
KR20000014553A (ko) 반도체 장치의 제조 방법 및 이에 사용되는 마스크
KR20020086127A (ko) 반도체소자의 금속배선 형성방법