JPH1064996A - 半導体装置の自己整合的金属配線形成方法 - Google Patents
半導体装置の自己整合的金属配線形成方法Info
- Publication number
- JPH1064996A JPH1064996A JP9186702A JP18670297A JPH1064996A JP H1064996 A JPH1064996 A JP H1064996A JP 9186702 A JP9186702 A JP 9186702A JP 18670297 A JP18670297 A JP 18670297A JP H1064996 A JPH1064996 A JP H1064996A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- contact hole
- insulating film
- conductive layer
- photosensitive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 92
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000005530 etching Methods 0.000 claims abstract description 45
- 239000004020 conductor Substances 0.000 claims abstract description 34
- 238000011161 development Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 22
- 239000010949 copper Substances 0.000 claims description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 229910052802 copper Inorganic materials 0.000 claims description 19
- 229910052782 aluminium Inorganic materials 0.000 claims description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 15
- 239000010931 gold Substances 0.000 claims description 13
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 12
- 229910052709 silver Inorganic materials 0.000 claims description 12
- 239000004332 silver Substances 0.000 claims description 12
- 229910045601 alloy Inorganic materials 0.000 claims description 11
- 239000000956 alloy Substances 0.000 claims description 11
- 229910052697 platinum Inorganic materials 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 208000006558 Dental Calculus Diseases 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000011368 organic material Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 5
- 239000010408 film Substances 0.000 description 238
- 239000010410 layer Substances 0.000 description 146
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 16
- 229910052731 fluorine Inorganic materials 0.000 description 16
- 239000011737 fluorine Substances 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 230000002265 prevention Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 150000002366 halogen compounds Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
- H01L2221/1021—Pre-forming the dual damascene structure in a resist layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】コンタクトホールとトレンチの誤整列によるコ
ンタクトホールの表面積の減少を防止して接触抵抗特性
と集積度を向上させる。 【解決手段】半導体基板３１上に第１絶縁膜３３を形成
し、その上に第１導線層３５を形成する工程と、第１絶
縁膜３３と第１導線層３５との上に第２絶縁膜３７を形
成し、その上に感光膜３９を塗布する工程と、感光膜３
９を第１露光及び現象してコンタクトホールパターンを
形成し、第２絶縁膜３７をエッチングしてコンタクトホ
ール４１を形成する工程と、第１露光及び現象の後に残
留する感光膜を第２露光及び現像して、コンタクトホー
ル４１を含む位置に所定形状のトレンチパターンを形成
する工程と、第２絶縁膜をエッチングしてトレンチ４３
を形成する工程と、感光膜を除去し、第２導線層４５を
形成する工程と、を順次行なう。
ンタクトホールの表面積の減少を防止して接触抵抗特性
と集積度を向上させる。 【解決手段】半導体基板３１上に第１絶縁膜３３を形成
し、その上に第１導線層３５を形成する工程と、第１絶
縁膜３３と第１導線層３５との上に第２絶縁膜３７を形
成し、その上に感光膜３９を塗布する工程と、感光膜３
９を第１露光及び現象してコンタクトホールパターンを
形成し、第２絶縁膜３７をエッチングしてコンタクトホ
ール４１を形成する工程と、第１露光及び現象の後に残
留する感光膜を第２露光及び現像して、コンタクトホー
ル４１を含む位置に所定形状のトレンチパターンを形成
する工程と、第２絶縁膜をエッチングしてトレンチ４３
を形成する工程と、感光膜を除去し、第２導線層４５を
形成する工程と、を順次行なう。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の自己整
合的金属配線形成方法に係り、特にコンタクトホールと
上層配線を形成するためのトレンチの誤整列によるコン
タクトホールの表面積の減少を防止して接触抵抗特性と
集積度を向上させることのできる半導体装置の自己整合
的金属配線形成方法に関する。
合的金属配線形成方法に係り、特にコンタクトホールと
上層配線を形成するためのトレンチの誤整列によるコン
タクトホールの表面積の減少を防止して接触抵抗特性と
集積度を向上させることのできる半導体装置の自己整合
的金属配線形成方法に関する。
【０００２】
【従来の技術】一般に、半導体装置の回路金属配線材料
としてはアルミニウムＡｌまたはアルミニウム合金薄膜
が広く用いられてきたが、それは電気伝導度が高くて、
ドライエッチングによるパターン形成が容易であり、シ
リコン酸化膜との接合性に優れると同時に、比較的価格
が易いという特性のためである。
としてはアルミニウムＡｌまたはアルミニウム合金薄膜
が広く用いられてきたが、それは電気伝導度が高くて、
ドライエッチングによるパターン形成が容易であり、シ
リコン酸化膜との接合性に優れると同時に、比較的価格
が易いという特性のためである。
【０００３】しかし、半導体装置の集積度が増加するに
つれて、その大きさが減少し、且つ金属配線の多層化及
び幅の微細化が進み、金属配線の形成されるべき表面の
トポグラフィ(topography)の低下や、或いはコンタクト
ホール(contact hole)の内部のように凸凹のある部分で
の段差被覆性(stepcoverage)が重要になった。この点、
金属配線を形成するためにアルミニウムまたはアルミニ
ウム合金をスパッタリング(sputtering)して金属配線膜
を形成すると、凸凹のある部分でシャドー効果(shadow
effect) によって局部的に金属配線膜が薄く形成され、
特に１より大きい縦横比(aspect ratio)をもつコンタク
トホールでは深刻である。
つれて、その大きさが減少し、且つ金属配線の多層化及
び幅の微細化が進み、金属配線の形成されるべき表面の
トポグラフィ(topography)の低下や、或いはコンタクト
ホール(contact hole)の内部のように凸凹のある部分で
の段差被覆性(stepcoverage)が重要になった。この点、
金属配線を形成するためにアルミニウムまたはアルミニ
ウム合金をスパッタリング(sputtering)して金属配線膜
を形成すると、凸凹のある部分でシャドー効果(shadow
effect) によって局部的に金属配線膜が薄く形成され、
特に１より大きい縦横比(aspect ratio)をもつコンタク
トホールでは深刻である。
【０００４】従って、スパッタリングのような物理的蒸
着方法の代わりに、形成される膜の表面を平坦にするこ
とのできる化学気相蒸着(Chemical Vapor Deposition:
以下、「ＣＶＤ」という）方法でアルミニウムまたはア
ルミニウム合金を蒸着することにより、段差被覆性を改
善する研究が行われた。しかし、半導体装置の集積度が
さらに増加すると、金属配線は幅の超微細化に応じて銅
Ｃｕや金Ａｕや銀Ａｇなどのようにアルミニウムまたは
アルミニウム合金より電気伝導度の高い金属で形成され
るべきである。前記において、銅はアルミニウムに比べ
て比抵抗が低いのみならず、エレクトロマイグレーショ
ン(electro migration) 及びストレスマイグレーション
(stress migration)特性に優れているので、信頼性を一
層向上させることができる。このため、銅をスパッタリ
ングまたは化学気相蒸着法で形成する方法が研究されて
いる。
着方法の代わりに、形成される膜の表面を平坦にするこ
とのできる化学気相蒸着(Chemical Vapor Deposition:
以下、「ＣＶＤ」という）方法でアルミニウムまたはア
ルミニウム合金を蒸着することにより、段差被覆性を改
善する研究が行われた。しかし、半導体装置の集積度が
さらに増加すると、金属配線は幅の超微細化に応じて銅
Ｃｕや金Ａｕや銀Ａｇなどのようにアルミニウムまたは
アルミニウム合金より電気伝導度の高い金属で形成され
るべきである。前記において、銅はアルミニウムに比べ
て比抵抗が低いのみならず、エレクトロマイグレーショ
ン(electro migration) 及びストレスマイグレーション
(stress migration)特性に優れているので、信頼性を一
層向上させることができる。このため、銅をスパッタリ
ングまたは化学気相蒸着法で形成する方法が研究されて
いる。
【０００５】ところが、既存のアルミニウムをエッチン
グする時に有用に用いられるハロゲン(Halogen) 化合物
で銅をエッチングする場合、ハロゲン化合物の蒸気圧が
低いので、エッチング時に温度を５００℃程度の高温に
上昇させなければならない。従って、銅の配線をエッチ
ングによって直接パターニングして形成する代わりに、
基板に金属配線の形状にトレンチ(trench)を形成し、銅
薄膜を蒸着した後、化学機械的研磨(Chemical Mechanic
al Polishing：以下、「ＣＭＰ」という）方法でエッチ
バックして、埋め込まれた伝導線(buried conductor)を
作る方法が研究されている。また、下部の配線と上部の
配線を連結させるコンタクトホールと上部の配線を形成
するためのトレンチを自己整合的に整列させて上部配線
形成時にコンタクトホールを通じて下部配線と連結して
多層配線を形成する技術がＩＢＭ社によって「Dual Dam
ascene:A ULSI Wiring Technology 」という題目で１９
９１年ＶＭＩＣ（ｐ. １４４−ｐ. １５２）に発表さ
れ、且つＮＥＣ社によって「A Quarter-Micron Planari
zed Interconnection Technology With Self-Aligned P
lug 」という題目でＩＥＤＭ（ｐ. ３０５−ｐ. ３０
８）に発表された。
グする時に有用に用いられるハロゲン(Halogen) 化合物
で銅をエッチングする場合、ハロゲン化合物の蒸気圧が
低いので、エッチング時に温度を５００℃程度の高温に
上昇させなければならない。従って、銅の配線をエッチ
ングによって直接パターニングして形成する代わりに、
基板に金属配線の形状にトレンチ(trench)を形成し、銅
薄膜を蒸着した後、化学機械的研磨(Chemical Mechanic
al Polishing：以下、「ＣＭＰ」という）方法でエッチ
バックして、埋め込まれた伝導線(buried conductor)を
作る方法が研究されている。また、下部の配線と上部の
配線を連結させるコンタクトホールと上部の配線を形成
するためのトレンチを自己整合的に整列させて上部配線
形成時にコンタクトホールを通じて下部配線と連結して
多層配線を形成する技術がＩＢＭ社によって「Dual Dam
ascene:A ULSI Wiring Technology 」という題目で１９
９１年ＶＭＩＣ（ｐ. １４４−ｐ. １５２）に発表さ
れ、且つＮＥＣ社によって「A Quarter-Micron Planari
zed Interconnection Technology With Self-Aligned P
lug 」という題目でＩＥＤＭ（ｐ. ３０５−ｐ. ３０
８）に発表された。
【０００６】図１（Ａ）乃至（Ｄ）は前記従来のＩＢＭ
社の技術による半導体装置の自己整合的金属配線形成方
法を示す工程図である。図１（Ａ）を参照すると、半導
体基板１１上に第１絶縁膜１３を形成し、この第１絶縁
膜１３上に第１導線層１５を形成する。そして、第１導
線層１５を通常のフォトリソグラフィ方法よって所定形
状にパターニングし、この第１絶縁膜１３と第１導線層
１５上に第２絶縁膜１７を形成する。その後、第２絶縁
膜１７上に第１感光膜１９を塗布し、露光及び現像して
コンタクトホールの形成されるべき部分の第２絶縁膜１
７を露出させる。そして、前記第２絶縁膜１７の露出し
た部分と第１感光膜１９上に第２感光膜２１を塗布し、
露光及び現像して所定形状のパターンに形成する。この
時、第２感光膜２１の現像された部分は上部の導線層を
形成するためのトレンチパターンを有するもので、第１
感光膜１９の現像された部分を含み第１感光膜１９の所
定の部分を露出させる。
社の技術による半導体装置の自己整合的金属配線形成方
法を示す工程図である。図１（Ａ）を参照すると、半導
体基板１１上に第１絶縁膜１３を形成し、この第１絶縁
膜１３上に第１導線層１５を形成する。そして、第１導
線層１５を通常のフォトリソグラフィ方法よって所定形
状にパターニングし、この第１絶縁膜１３と第１導線層
１５上に第２絶縁膜１７を形成する。その後、第２絶縁
膜１７上に第１感光膜１９を塗布し、露光及び現像して
コンタクトホールの形成されるべき部分の第２絶縁膜１
７を露出させる。そして、前記第２絶縁膜１７の露出し
た部分と第１感光膜１９上に第２感光膜２１を塗布し、
露光及び現像して所定形状のパターンに形成する。この
時、第２感光膜２１の現像された部分は上部の導線層を
形成するためのトレンチパターンを有するもので、第１
感光膜１９の現像された部分を含み第１感光膜１９の所
定の部分を露出させる。
【０００７】図１（Ｂ）を参照すると、前記第１及び第
２感光膜１９，２１をマスクとして第２絶縁膜１７の露
出した部分を所定の深さに異方性エッチングして、第１
導線層１５が露出されないようにコンタクトホール２３
を形成する。図１（Ｃ）を参照すると、第２感光膜２１
と第１感光膜１９を順次エッチバック(etch-back) して
第１感光膜１９に前記トレンチパターン形態を有する第
２感光膜２１を転写させる。この時、第１感光膜１９の
露出した部分は全て除去されて第２絶縁膜１７が露出さ
れるようにする。従って、第２絶縁膜１７は第１導線層
１５の長さ方向に長く露出される。そして、第２及び第
１感光膜２１，１９をマスクとして第２絶縁膜１７を異
方性エッチングしてトレンチ２５を形成する。この時、
コンタクトホール２３の底面もエッチングされるので、
前記トレンチ２５はコンタクトホール２３によって第１
導線層１５が露出されるようにエッチングする。
２感光膜１９，２１をマスクとして第２絶縁膜１７の露
出した部分を所定の深さに異方性エッチングして、第１
導線層１５が露出されないようにコンタクトホール２３
を形成する。図１（Ｃ）を参照すると、第２感光膜２１
と第１感光膜１９を順次エッチバック(etch-back) して
第１感光膜１９に前記トレンチパターン形態を有する第
２感光膜２１を転写させる。この時、第１感光膜１９の
露出した部分は全て除去されて第２絶縁膜１７が露出さ
れるようにする。従って、第２絶縁膜１７は第１導線層
１５の長さ方向に長く露出される。そして、第２及び第
１感光膜２１，１９をマスクとして第２絶縁膜１７を異
方性エッチングしてトレンチ２５を形成する。この時、
コンタクトホール２３の底面もエッチングされるので、
前記トレンチ２５はコンタクトホール２３によって第１
導線層１５が露出されるようにエッチングする。
【０００８】図１（Ｄ）を参照すると、第１及び第２感
光膜１９，２１を除去した後、第２絶縁膜１７上に銅な
どの導電性物質を、コンタクトホール２３とトレンチ２
５とが満たされて第１導線層１５と電気的に連結される
ように蒸着して第２導線層２７を形成する。そして、第
２絶縁膜１７上に蒸着された第２導線層２７を化学機械
的研磨方法などでエッチバックする。
光膜１９，２１を除去した後、第２絶縁膜１７上に銅な
どの導電性物質を、コンタクトホール２３とトレンチ２
５とが満たされて第１導線層１５と電気的に連結される
ように蒸着して第２導線層２７を形成する。そして、第
２絶縁膜１７上に蒸着された第２導線層２７を化学機械
的研磨方法などでエッチバックする。
【０００９】図２（Ａ）乃至（Ｄ）は前記従来のＮＥＣ
社の技術による半導体装置の自己整合的金属配線形成方
法を示す工程図である。図２（Ａ）を参照すると、半導
体基板１１上に第１絶縁膜１３を形成し、この第１絶縁
膜１３上に第１導線層１５を形成する。そして、第１導
線層１５を通常のフォトリソグラフィ方法によって所定
形状にパターニングし、この第１絶縁膜１３と第１導線
層１５上に第２絶縁膜１７を形成する。
社の技術による半導体装置の自己整合的金属配線形成方
法を示す工程図である。図２（Ａ）を参照すると、半導
体基板１１上に第１絶縁膜１３を形成し、この第１絶縁
膜１３上に第１導線層１５を形成する。そして、第１導
線層１５を通常のフォトリソグラフィ方法によって所定
形状にパターニングし、この第１絶縁膜１３と第１導線
層１５上に第２絶縁膜１７を形成する。
【００１０】図２（Ｂ）を参照すると、第２絶縁膜１７
上に、第１絶縁膜１３とエッチング選択比の異なる絶縁
物質を蒸着してエッチング防止層１８を形成する。そし
て、エッチング防止層１８上に第１感光膜１９を塗布し
た後、露光及び現像してコンタクトホールの形成される
べき部分のエッチング防止層１８を露出させる。そし
て、第１感光膜１９をマスクとしてエッチング防止層１
８の露出した部分をエッチングして第２絶縁膜１７を露
出させる。
上に、第１絶縁膜１３とエッチング選択比の異なる絶縁
物質を蒸着してエッチング防止層１８を形成する。そし
て、エッチング防止層１８上に第１感光膜１９を塗布し
た後、露光及び現像してコンタクトホールの形成される
べき部分のエッチング防止層１８を露出させる。そし
て、第１感光膜１９をマスクとしてエッチング防止層１
８の露出した部分をエッチングして第２絶縁膜１７を露
出させる。
【００１１】図２（Ｃ）を参照すると、前記第１感光膜
１９を除去し、第２絶縁膜１７及びエッチング防止層１
８上に前記第２絶縁膜１７と同一の絶縁物質で第３絶縁
膜２０を形成する。そして、第３絶縁膜２０上に第２感
光膜２１を塗布し、露光及び現像して所定形状のパター
ンに形成する。この時、第２感光膜２１の現像された部
分は上部の導線層を形成するためのトレンチパターンを
有するもので、前記第２絶縁膜１７の露出した部分を含
んで第３絶縁膜２０の所定部分を露出させる。そして、
第２感光膜２１をマスクとして第３絶縁膜２０の露出し
た部分をエッチング防止層１８が露出されるようにエッ
チングしてトレンチ２５を形成し、引き続き、エッチン
グ防止層１８をマスクとして第２絶縁膜１７を第１導線
層１５が露出されるようにエッチングしてコンタクトホ
ール２３を形成する。
１９を除去し、第２絶縁膜１７及びエッチング防止層１
８上に前記第２絶縁膜１７と同一の絶縁物質で第３絶縁
膜２０を形成する。そして、第３絶縁膜２０上に第２感
光膜２１を塗布し、露光及び現像して所定形状のパター
ンに形成する。この時、第２感光膜２１の現像された部
分は上部の導線層を形成するためのトレンチパターンを
有するもので、前記第２絶縁膜１７の露出した部分を含
んで第３絶縁膜２０の所定部分を露出させる。そして、
第２感光膜２１をマスクとして第３絶縁膜２０の露出し
た部分をエッチング防止層１８が露出されるようにエッ
チングしてトレンチ２５を形成し、引き続き、エッチン
グ防止層１８をマスクとして第２絶縁膜１７を第１導線
層１５が露出されるようにエッチングしてコンタクトホ
ール２３を形成する。
【００１２】図２（Ｄ）を参照すると、第２感光膜２１
を除去した後、第３絶縁膜２０上に銅などの導電性物質
を、コンタクトホール２３とトレンチ２５が満たされて
第１導線層１５と電気的に連結されるように蒸着して第
２導線層２７を形成する。そして、第３絶縁膜２０上に
蒸着された第２導線層２７をＣＭＰなどでエッチバック
する。
を除去した後、第３絶縁膜２０上に銅などの導電性物質
を、コンタクトホール２３とトレンチ２５が満たされて
第１導線層１５と電気的に連結されるように蒸着して第
２導線層２７を形成する。そして、第３絶縁膜２０上に
蒸着された第２導線層２７をＣＭＰなどでエッチバック
する。
【００１３】
【発明が解決しようとする課題】しかし、上述した従来
の金属配線形成方法は、コンタクトホールを形成するた
めの第１感光膜とトレンチを形成するための第２感光膜
とを、それぞれ異なる工程で形成するので、工程が複雑
であり、且つ誤整列によってコンタクトホールの表面積
が減少して、接触抵抗が大きくなるおそれがあるという
問題点があった。
の金属配線形成方法は、コンタクトホールを形成するた
めの第１感光膜とトレンチを形成するための第２感光膜
とを、それぞれ異なる工程で形成するので、工程が複雑
であり、且つ誤整列によってコンタクトホールの表面積
が減少して、接触抵抗が大きくなるおそれがあるという
問題点があった。
【００１４】従って、本発明の目的は、コンタクトホー
ルとトレンチの誤整列によるコンタクトホールの表面積
の減少を防止して接触抵抗特性と集積度を向上させるこ
とのできる半導体装置の自己整合的金属配線形成方法を
提供することにある。本発明の他の目的は、感光膜を単
一層にして２回の露光及び現像工程を行うことにより、
感光膜を塗布する工程を減らすことのできる半導体装置
の自己整合的金属配線形成方法を提供することにある。
ルとトレンチの誤整列によるコンタクトホールの表面積
の減少を防止して接触抵抗特性と集積度を向上させるこ
とのできる半導体装置の自己整合的金属配線形成方法を
提供することにある。本発明の他の目的は、感光膜を単
一層にして２回の露光及び現像工程を行うことにより、
感光膜を塗布する工程を減らすことのできる半導体装置
の自己整合的金属配線形成方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の構成として、請求項１に係る発明の
ように、半導体基板上に第１絶縁膜を形成し、該第１絶
縁膜上の所定部分に第１導線層を形成する工程と、前記
第１絶縁膜と前記第１導線層との上に第２絶縁膜を形成
し、該第２絶縁膜上に感光膜を塗布する工程と、該感光
膜を第１露光及び現象してコンタクトホールパターンを
形成し、前記感光膜をマスクとして前記第２絶縁膜をエ
ッチングしてコンタクトホールを形成する工程と、前記
第１露光及び現象の後に残留する感光膜を第２露光及び
現像して、前記コンタクトホールを含む位置に所定形状
のトレンチパターンを形成する工程と、該トレンチパタ
ーンの形成された感光膜をマスクとして前記第２絶縁膜
を所定の深さにエッチングしてトレンチを形成する工程
と、前記感光膜を除去し、前記トレンチ及び前記コンタ
クトホールを満たして前記第１導線層と電気的に連結す
る第２導線層を形成する工程と、を順次行なう。
に、本発明の第１の構成として、請求項１に係る発明の
ように、半導体基板上に第１絶縁膜を形成し、該第１絶
縁膜上の所定部分に第１導線層を形成する工程と、前記
第１絶縁膜と前記第１導線層との上に第２絶縁膜を形成
し、該第２絶縁膜上に感光膜を塗布する工程と、該感光
膜を第１露光及び現象してコンタクトホールパターンを
形成し、前記感光膜をマスクとして前記第２絶縁膜をエ
ッチングしてコンタクトホールを形成する工程と、前記
第１露光及び現象の後に残留する感光膜を第２露光及び
現像して、前記コンタクトホールを含む位置に所定形状
のトレンチパターンを形成する工程と、該トレンチパタ
ーンの形成された感光膜をマスクとして前記第２絶縁膜
を所定の深さにエッチングしてトレンチを形成する工程
と、前記感光膜を除去し、前記トレンチ及び前記コンタ
クトホールを満たして前記第１導線層と電気的に連結す
る第２導線層を形成する工程と、を順次行なう。
【００１６】この場合、前記感光膜は、ポジティブ形感
光材料で形成してもよく、互いに異なる現像特性をもつ
ポジティブ形感光材料及びネガティブ形感光材料の、一
方を下部層として、他方を上部層として積層して形成し
てもよい。後者の場合には、前記第１露光及び現像によ
り前記感光膜の上部層にコンタクトホールパターンを形
成し、エッチバックして前記下部層に前記コンタクトホ
ールパターンを転写することにより、第２露光の位置整
合を容易にする。
光材料で形成してもよく、互いに異なる現像特性をもつ
ポジティブ形感光材料及びネガティブ形感光材料の、一
方を下部層として、他方を上部層として積層して形成し
てもよい。後者の場合には、前記第１露光及び現像によ
り前記感光膜の上部層にコンタクトホールパターンを形
成し、エッチバックして前記下部層に前記コンタクトホ
ールパターンを転写することにより、第２露光の位置整
合を容易にする。
【００１７】また、本発明の第２の構成としては、請求
項７に係る発明のように、半導体基板上に第１絶縁膜を
形成し、該第１絶縁膜上の所定部分に第１導線層を形成
する工程と、前記第１絶縁膜と前記第１導線層との上に
第２絶縁膜を形成し、該第２絶縁膜上に感光膜を塗布す
る工程と、該感光膜を、露光量を調節して第１露光及び
現像して、前記感光膜の上部層に前記第２絶縁膜が露出
されない所定の深さをもつコンタクトホールパターンを
形成する工程と、前記感光膜の上部層に形成されたコン
タクトホールパターンが前記感光膜の下部層に転写され
て第２絶縁膜が露出されるようにエッチバックする工程
と、前記エッチバック後に残留する感光膜をマスクとし
て、前記第２絶縁膜の露出した部分をエッチングしてコ
ンタクトホールを形成する工程と、前記残留する感光膜
を第２露光及び現像して、前記コンタクトホールパター
ンを含む位置に所定形状のトレンチパターンを形成する
工程と、該トレンチパターンの形成された感光膜をマス
クとして第２絶縁膜を所定の深さにエッチングしてトレ
ンチを形成する工程と、前記感光膜を除去し、前記トレ
ンチ及びコンタクトホールを満たして前記第１導線層と
電気的に連結する第２導線層を形成する工程と、を順次
行なう。
項７に係る発明のように、半導体基板上に第１絶縁膜を
形成し、該第１絶縁膜上の所定部分に第１導線層を形成
する工程と、前記第１絶縁膜と前記第１導線層との上に
第２絶縁膜を形成し、該第２絶縁膜上に感光膜を塗布す
る工程と、該感光膜を、露光量を調節して第１露光及び
現像して、前記感光膜の上部層に前記第２絶縁膜が露出
されない所定の深さをもつコンタクトホールパターンを
形成する工程と、前記感光膜の上部層に形成されたコン
タクトホールパターンが前記感光膜の下部層に転写され
て第２絶縁膜が露出されるようにエッチバックする工程
と、前記エッチバック後に残留する感光膜をマスクとし
て、前記第２絶縁膜の露出した部分をエッチングしてコ
ンタクトホールを形成する工程と、前記残留する感光膜
を第２露光及び現像して、前記コンタクトホールパター
ンを含む位置に所定形状のトレンチパターンを形成する
工程と、該トレンチパターンの形成された感光膜をマス
クとして第２絶縁膜を所定の深さにエッチングしてトレ
ンチを形成する工程と、前記感光膜を除去し、前記トレ
ンチ及びコンタクトホールを満たして前記第１導線層と
電気的に連結する第２導線層を形成する工程と、を順次
行なう。
【００１８】また、本発明の第３の構成としては、請求
項１１に係る発明のように、半導体基板上に第１絶縁膜
を形成し、該第１絶縁膜上の所定部分に第１導線層を形
成する工程と、前記第１絶縁膜と前記第１導線層との上
に第２絶縁膜を形成し、該第２絶縁膜上に感光膜を塗布
する工程と、該感光膜を第１露光及び現像して前記第２
絶縁膜を露出させるコンタクトホールパターンを形成
し、続いて、露光量を調節して第２露光及び現像し、前
記感光膜の上部層にコンタクトホールパターンを含むト
レンチパターンを形成する工程と、前記感光膜をマスク
として前記コンタクトホールパターンによって露出され
た第２絶縁膜の所定部分にコンタクトホールを形成する
工程と、前記感光膜の上部層に形成された前記トレンチ
パターンが第２絶縁膜上に転写されるようにエッチバッ
クする工程と、前記エッチバック後に残留する感光膜を
マスクとして第２絶縁膜を所定の深さにエッチングして
トレンチを形成する工程と、前記感光膜を除去し、前記
トレンチ及び前記コンタクトホールを満たして前記第１
導線層と電気的に連結する第２導線層を形成する工程
と、を順次行なう。
項１１に係る発明のように、半導体基板上に第１絶縁膜
を形成し、該第１絶縁膜上の所定部分に第１導線層を形
成する工程と、前記第１絶縁膜と前記第１導線層との上
に第２絶縁膜を形成し、該第２絶縁膜上に感光膜を塗布
する工程と、該感光膜を第１露光及び現像して前記第２
絶縁膜を露出させるコンタクトホールパターンを形成
し、続いて、露光量を調節して第２露光及び現像し、前
記感光膜の上部層にコンタクトホールパターンを含むト
レンチパターンを形成する工程と、前記感光膜をマスク
として前記コンタクトホールパターンによって露出され
た第２絶縁膜の所定部分にコンタクトホールを形成する
工程と、前記感光膜の上部層に形成された前記トレンチ
パターンが第２絶縁膜上に転写されるようにエッチバッ
クする工程と、前記エッチバック後に残留する感光膜を
マスクとして第２絶縁膜を所定の深さにエッチングして
トレンチを形成する工程と、前記感光膜を除去し、前記
トレンチ及び前記コンタクトホールを満たして前記第１
導線層と電気的に連結する第２導線層を形成する工程
と、を順次行なう。
【００１９】さらに、本発明の第４の構成としては、請
求項１５に係る発明のように、半導体基板上に第１絶縁
膜を形成し、該第１絶縁膜上の所定部分に第１導線層を
形成する工程と、前記第１絶縁膜と前記第１導線層との
上に第２絶縁膜を形成し、該第２絶縁膜上に感光膜を塗
布する工程と、該感光膜を第１露光してコンタクトホー
ルパターン形態の露光領域を形成し、前記感光膜に不純
物をドーピングして露光領域の形成されていない部分に
所定の深さをもつ変質層を形成する工程と、前記露光領
域を現像してコンタクトホールパターンを形成し、前記
感光膜をマスクとして前記第２絶縁膜をエッチングして
コンタクトホールを形成する工程と、前記第１露光及び
現像の後に残留する前記感光膜を第２露光及び現像し
て、前記コンタクトホールパターンを含む所定形状のト
レンチパターンを形成し、変質層を除去する工程と、前
記感光膜をマスクとして第２絶縁膜を所定の深さにエッ
チングしてトレンチを形成する工程と、前記感光膜を除
去し、前記トレンチ及び前記コンタクトホールを満たし
て前記第１導線層と電気的に連結する第２導線層を形成
する工程と、を順次行なう。
求項１５に係る発明のように、半導体基板上に第１絶縁
膜を形成し、該第１絶縁膜上の所定部分に第１導線層を
形成する工程と、前記第１絶縁膜と前記第１導線層との
上に第２絶縁膜を形成し、該第２絶縁膜上に感光膜を塗
布する工程と、該感光膜を第１露光してコンタクトホー
ルパターン形態の露光領域を形成し、前記感光膜に不純
物をドーピングして露光領域の形成されていない部分に
所定の深さをもつ変質層を形成する工程と、前記露光領
域を現像してコンタクトホールパターンを形成し、前記
感光膜をマスクとして前記第２絶縁膜をエッチングして
コンタクトホールを形成する工程と、前記第１露光及び
現像の後に残留する前記感光膜を第２露光及び現像し
て、前記コンタクトホールパターンを含む所定形状のト
レンチパターンを形成し、変質層を除去する工程と、前
記感光膜をマスクとして第２絶縁膜を所定の深さにエッ
チングしてトレンチを形成する工程と、前記感光膜を除
去し、前記トレンチ及び前記コンタクトホールを満たし
て前記第１導線層と電気的に連結する第２導線層を形成
する工程と、を順次行なう。
【００２０】この第４の構成においては、前記第１露光
による露光領域を、露光量を調節して前記感光膜の所定
の深さまでにのみ形成してもよく、また、前記露光領域
を前記２絶縁膜と接触するように形成してもよい。前者
の場合には、前記第１露光による露光領域の現像後、前
記変質層をマスクとして、前記露光領域の下部に位置す
る前記感光膜にコンタクトホールパターンが転写されて
第２絶縁膜が露出されるように感光膜をエッチバックす
るとよい。
による露光領域を、露光量を調節して前記感光膜の所定
の深さまでにのみ形成してもよく、また、前記露光領域
を前記２絶縁膜と接触するように形成してもよい。前者
の場合には、前記第１露光による露光領域の現像後、前
記変質層をマスクとして、前記露光領域の下部に位置す
る前記感光膜にコンタクトホールパターンが転写されて
第２絶縁膜が露出されるように感光膜をエッチバックす
るとよい。
【００２１】また、前記不純物としては、シリコンＳｉ
を含む有機物質および／または酒石（Ｓｎ）を用いるこ
とができる。上述したいずれの構成においても、前記コ
ンタクトホールを形成する工程において、前記第１導線
層が露出されない深さにコンタクトホールを形成し、前
記トレンチを形成する工程において、前記トレンチを形
成しながら、前記コンタクトホールをさらに深く形成し
て前記第１導線層を露出させるようにすれば、トレンチ
形成時の第１導線層へのダメージを軽減できる。
を含む有機物質および／または酒石（Ｓｎ）を用いるこ
とができる。上述したいずれの構成においても、前記コ
ンタクトホールを形成する工程において、前記第１導線
層が露出されない深さにコンタクトホールを形成し、前
記トレンチを形成する工程において、前記トレンチを形
成しながら、前記コンタクトホールをさらに深く形成し
て前記第１導線層を露出させるようにすれば、トレンチ
形成時の第１導線層へのダメージを軽減できる。
【００２２】また、前記第２導線層は、アルミニウム、
銅、金、銀、白金のいずれかまたはこれらの合金からな
る導電性物質で形成することができる。
銅、金、銀、白金のいずれかまたはこれらの合金からな
る導電性物質で形成することができる。
【００２３】
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。図３（Ａ）乃至（Ｃ）は本発明の第
１実施例による半導体装置の自己整合的金属配線形成方
法を示す工程図である。図３（Ａ）を参照すると、半導
体基板３１上に第１絶縁膜３３を形成し、この第１絶縁
膜３３上に第１導線層３５を形成する。前記半導体基板
３１は不純物拡散領域（図示せず）または導線が形成さ
れており、この不純物拡散領域または導線に第１導線層
３５が電気的に連結されている。そして、第１導線層３
５を通常のフォトリソグラフィ方法によって所定形状に
パターニングし、この第１絶縁膜３３と第１導線層３５
上に第２絶縁膜３７を形成する。その後、第２絶縁膜３
７上にポジティブ形(positive type) の感光膜３９を塗
布し、第１露光及び現像してコンタクトホールパターン
を形成して第２絶縁膜３７を露出させる。そして、前記
感光膜３９をマスクとしてＣＦ4 またはＣＨＦ3 などの
ようにフッ素Ｆを含む反応性イオンを用いて第２絶縁膜
３７の露出した部分を所定の深さだけ異方性エッチング
してコンタクトホール４１を形成する。この時、コンタ
クトホール４１によって第１導線層３５が露出されない
ようにする。
を詳細に説明する。図３（Ａ）乃至（Ｃ）は本発明の第
１実施例による半導体装置の自己整合的金属配線形成方
法を示す工程図である。図３（Ａ）を参照すると、半導
体基板３１上に第１絶縁膜３３を形成し、この第１絶縁
膜３３上に第１導線層３５を形成する。前記半導体基板
３１は不純物拡散領域（図示せず）または導線が形成さ
れており、この不純物拡散領域または導線に第１導線層
３５が電気的に連結されている。そして、第１導線層３
５を通常のフォトリソグラフィ方法によって所定形状に
パターニングし、この第１絶縁膜３３と第１導線層３５
上に第２絶縁膜３７を形成する。その後、第２絶縁膜３
７上にポジティブ形(positive type) の感光膜３９を塗
布し、第１露光及び現像してコンタクトホールパターン
を形成して第２絶縁膜３７を露出させる。そして、前記
感光膜３９をマスクとしてＣＦ4 またはＣＨＦ3 などの
ようにフッ素Ｆを含む反応性イオンを用いて第２絶縁膜
３７の露出した部分を所定の深さだけ異方性エッチング
してコンタクトホール４１を形成する。この時、コンタ
クトホール４１によって第１導線層３５が露出されない
ようにする。
【００２４】図３（Ｂ）を参照すると、前記第１露光及
び現像後残留する感光膜３９を第２露光及び現像して、
コンタクトホールパターンを含み第１導線層３５の長さ
方向に長く形成されるトレンチパターンを形成する。前
記で第１露光及び現像後残留する感光膜３９は露光され
ていないため、第２露光及び現像が可能である。図３
（Ｃ）を参照すると、前記トレンチパターンの形成され
た感光膜３９をマスクとして第２露光及び現像によって
露出された第２絶縁膜３７の所定部分をＣＦ4 またはＣ
ＨＦ3 などのようにフッ素Ｆを含む反応性イオンを用い
て所定の深さだけ異方性エッチングしてトレンチ４３を
形成する。この時、コンタクトホール４１の底面もエッ
チングされるので、コンタクトホール４１によって第１
導線層３５が露出される。そして、感光膜３９を除去し
た後、全表面にスパッタリング(suppering) または化学
気相蒸着法(Chemical Vapor Deposition) などの方法で
アルミニウム、銅、金、銀、白金のいずれかまたはこれ
らの合金からなる導電性物質を蒸着して第２導線層４５
を形成する。この時、第２導線層４５はトレンチ４３だ
けでなくコンタクトホール４１にも満たされて第１導線
層３５を電気的に連結される。そして、第２絶縁膜３７
上に蒸着された第２導線層４５をＣＭＰ方法などでエッ
チバックする。
び現像後残留する感光膜３９を第２露光及び現像して、
コンタクトホールパターンを含み第１導線層３５の長さ
方向に長く形成されるトレンチパターンを形成する。前
記で第１露光及び現像後残留する感光膜３９は露光され
ていないため、第２露光及び現像が可能である。図３
（Ｃ）を参照すると、前記トレンチパターンの形成され
た感光膜３９をマスクとして第２露光及び現像によって
露出された第２絶縁膜３７の所定部分をＣＦ4 またはＣ
ＨＦ3 などのようにフッ素Ｆを含む反応性イオンを用い
て所定の深さだけ異方性エッチングしてトレンチ４３を
形成する。この時、コンタクトホール４１の底面もエッ
チングされるので、コンタクトホール４１によって第１
導線層３５が露出される。そして、感光膜３９を除去し
た後、全表面にスパッタリング(suppering) または化学
気相蒸着法(Chemical Vapor Deposition) などの方法で
アルミニウム、銅、金、銀、白金のいずれかまたはこれ
らの合金からなる導電性物質を蒸着して第２導線層４５
を形成する。この時、第２導線層４５はトレンチ４３だ
けでなくコンタクトホール４１にも満たされて第１導線
層３５を電気的に連結される。そして、第２絶縁膜３７
上に蒸着された第２導線層４５をＣＭＰ方法などでエッ
チバックする。
【００２５】図４（Ａ）乃至（Ｄ）は本発明の第２実施
例による半導体装置の自己整合的金属配線形成方法を示
す工程図である。図４（Ａ）を参照すると、半導体基板
３１上に第１絶縁膜３３を形成し、この第１絶縁膜３３
上に第１導線層３５を形成する。前記半導体基板３１は
不純物拡散領域（図示せず）または導線が形成されるて
おり、この不純物拡散領域または導線に第１導線層３５
が電気的に連結されている。そして、第１導線層３５を
通常のフォトリソグラフィ方法によって所定形状にパタ
ーニングし、この第１絶縁膜３３と第１導線層３５上に
第２絶縁膜３７を形成する。その後、第２絶縁膜３７上
にポジティブ形(positive type) の感光膜３９とネガテ
ィブ形(negative type) の感光膜４７を順次塗布する。
そして、上部層のネガティブ形の感光膜４７を第１露光
及び現像してコンタクトホールパターンを形成して、前
記下部層のポジティブ形の感光膜３９を露出させる。前
記において、下部層及び上部層の感光膜３９，４７をそ
れぞれをポジティブ形及びネガティブ形に形成したが、
逆にそれぞれネガティブ形及びポジティブ形に形成する
こともできる。
例による半導体装置の自己整合的金属配線形成方法を示
す工程図である。図４（Ａ）を参照すると、半導体基板
３１上に第１絶縁膜３３を形成し、この第１絶縁膜３３
上に第１導線層３５を形成する。前記半導体基板３１は
不純物拡散領域（図示せず）または導線が形成されるて
おり、この不純物拡散領域または導線に第１導線層３５
が電気的に連結されている。そして、第１導線層３５を
通常のフォトリソグラフィ方法によって所定形状にパタ
ーニングし、この第１絶縁膜３３と第１導線層３５上に
第２絶縁膜３７を形成する。その後、第２絶縁膜３７上
にポジティブ形(positive type) の感光膜３９とネガテ
ィブ形(negative type) の感光膜４７を順次塗布する。
そして、上部層のネガティブ形の感光膜４７を第１露光
及び現像してコンタクトホールパターンを形成して、前
記下部層のポジティブ形の感光膜３９を露出させる。前
記において、下部層及び上部層の感光膜３９，４７をそ
れぞれをポジティブ形及びネガティブ形に形成したが、
逆にそれぞれネガティブ形及びポジティブ形に形成する
こともできる。
【００２６】図４（Ｂ）を参照すると、上部層及び下部
層の感光膜４７，３９を、ＣＦ4 またはＣＨＦ3 などの
ようにフッ素Ｆを含むか、或いはＯ2 などのように酸素
Ｏを含む反応性イオンを用いて、下部層感光膜３９上の
上部層感光膜４７が除去されるように異方性エッチング
でエッチバックする。この時、上部層感光膜４７に形成
されたコンタクトホールパターンが下部層感光膜３９に
転写されてその部分の第２絶縁膜３７が露出される。そ
して、コンタクトホールパターンの形成された下部感光
膜３９をマスクとしてＣＦ4 またはＣＨＦ3 などのよう
にフッ素Ｆを含む反応性イオンを用いて第２絶縁膜３７
の露出した部分を所定の深さだけ異方性エッチングして
コンタクトホール４１を形成する。この時、コンタクト
ホール４１によって第１導線層３５が露出されない。
層の感光膜４７，３９を、ＣＦ4 またはＣＨＦ3 などの
ようにフッ素Ｆを含むか、或いはＯ2 などのように酸素
Ｏを含む反応性イオンを用いて、下部層感光膜３９上の
上部層感光膜４７が除去されるように異方性エッチング
でエッチバックする。この時、上部層感光膜４７に形成
されたコンタクトホールパターンが下部層感光膜３９に
転写されてその部分の第２絶縁膜３７が露出される。そ
して、コンタクトホールパターンの形成された下部感光
膜３９をマスクとしてＣＦ4 またはＣＨＦ3 などのよう
にフッ素Ｆを含む反応性イオンを用いて第２絶縁膜３７
の露出した部分を所定の深さだけ異方性エッチングして
コンタクトホール４１を形成する。この時、コンタクト
ホール４１によって第１導線層３５が露出されない。
【００２７】図４（Ｃ）を参照すると、前記コンタクト
ホールパターンの形成された下部層感光膜３９を第２露
光及び現像して、コンタクトホールを含む所定形状のト
レンチパターンを形成する。前記で残留する感光膜３９
は第１露光によって露光されないため、第２露光及び現
像が可能である。そして、前記感光膜３９をマスクとし
て第２露光及び現像によって露出された第２絶縁膜３７
の所定部分をＣＦ4 またはＣＨＦ3 などのようにフッ素
Ｆを含む反応性イオンを用いて部分を所定の深さだけ異
方性エッチングしてトレンチ４３を形成する。この時、
コンタクトホール４１の底面もエッチングされるので、
前記トレンチ４３はコンタクトホール４１によって第１
導線層３５が露出されるようにエッチングして形成す
る。
ホールパターンの形成された下部層感光膜３９を第２露
光及び現像して、コンタクトホールを含む所定形状のト
レンチパターンを形成する。前記で残留する感光膜３９
は第１露光によって露光されないため、第２露光及び現
像が可能である。そして、前記感光膜３９をマスクとし
て第２露光及び現像によって露出された第２絶縁膜３７
の所定部分をＣＦ4 またはＣＨＦ3 などのようにフッ素
Ｆを含む反応性イオンを用いて部分を所定の深さだけ異
方性エッチングしてトレンチ４３を形成する。この時、
コンタクトホール４１の底面もエッチングされるので、
前記トレンチ４３はコンタクトホール４１によって第１
導線層３５が露出されるようにエッチングして形成す
る。
【００２８】図４（Ｄ）を参照すると、感光膜３９を除
去した後、全表面にスパッタリングまたは化学気相蒸着
法などの方法でアルミニウム、銅、金、銀、白金のいず
れかまたはこれらの合金からなる導電性物質を蒸着して
第２導線層４５を形成する。この時、第２導線層４５は
トレンチだけでなくコンタクトホール４１にも満たされ
て第１導線層３５と電気的に連結される。そして、第２
絶縁膜３７上に蒸着された第２導線層４５をＣＭＰ方法
などでエッチバックする。
去した後、全表面にスパッタリングまたは化学気相蒸着
法などの方法でアルミニウム、銅、金、銀、白金のいず
れかまたはこれらの合金からなる導電性物質を蒸着して
第２導線層４５を形成する。この時、第２導線層４５は
トレンチだけでなくコンタクトホール４１にも満たされ
て第１導線層３５と電気的に連結される。そして、第２
絶縁膜３７上に蒸着された第２導線層４５をＣＭＰ方法
などでエッチバックする。
【００２９】図５（Ａ）乃至（Ｄ）は本発明の第３実施
例による半導体装置の自己整合的金属配線形成方法を示
す工程図である。図５（Ａ）を参照すると、半導体基板
３１上に第１絶縁膜３３を形成し、この第１絶縁膜３３
上に第１導線層３５を形成する。前記半導体基板３１は
不純物拡散領域（図示せず）または導線が形成されるて
おり、この不純物拡散領域（図示せず）または導線に第
１導線層３５が電気的に連結されている。そして、第１
導線層３５を通常のフォトリソグラフィ方法によって所
定形状にパターニングし、この第１絶縁膜３３と第１導
線層３５上に第２絶縁膜３７を形成する。その後、第２
絶縁膜３７上にポジティブ形(positive type) の感光膜
３９を厚く塗布して形成する。そして、感光膜３９を第
２絶縁膜３７が露出されないように所定の深さまで（上
部層）のみ露光されるように露光量を調節して第１露光
及び現像してコンタクトホールパターンを形成する。
例による半導体装置の自己整合的金属配線形成方法を示
す工程図である。図５（Ａ）を参照すると、半導体基板
３１上に第１絶縁膜３３を形成し、この第１絶縁膜３３
上に第１導線層３５を形成する。前記半導体基板３１は
不純物拡散領域（図示せず）または導線が形成されるて
おり、この不純物拡散領域（図示せず）または導線に第
１導線層３５が電気的に連結されている。そして、第１
導線層３５を通常のフォトリソグラフィ方法によって所
定形状にパターニングし、この第１絶縁膜３３と第１導
線層３５上に第２絶縁膜３７を形成する。その後、第２
絶縁膜３７上にポジティブ形(positive type) の感光膜
３９を厚く塗布して形成する。そして、感光膜３９を第
２絶縁膜３７が露出されないように所定の深さまで（上
部層）のみ露光されるように露光量を調節して第１露光
及び現像してコンタクトホールパターンを形成する。
【００３０】図５（Ｂ）を参照すると、感光膜３９をＣ
Ｆ4 またはＣＨＦ3 などのようにフッ素Ｆを含むか、或
いはＯ2 などのように酸素Ｏを含む反応性イオンを用い
て第２絶縁膜３７が露出されるように異方性エッチング
でエッチバックする。このとき、感光膜３９の上部層の
所定部分に形成されたコンタクトホールパターンが下部
層に転写されて、その部分の第２絶縁膜３７が露出され
る。そして、コンタクトホールパターンの形成された残
留の感光膜３９をマスクとしてＣＦ4 またはＣＨＦ3 な
どのようにフッ素Ｆを含む反応性イオンを用いて第２絶
縁膜３７の露出した部分を所定の深さだけ異方性エッチ
ングしてコンタクトホール４１を形成する。この時、コ
ンタクトホール４１によって第１導線層３５が露出され
ないようにする。
Ｆ4 またはＣＨＦ3 などのようにフッ素Ｆを含むか、或
いはＯ2 などのように酸素Ｏを含む反応性イオンを用い
て第２絶縁膜３７が露出されるように異方性エッチング
でエッチバックする。このとき、感光膜３９の上部層の
所定部分に形成されたコンタクトホールパターンが下部
層に転写されて、その部分の第２絶縁膜３７が露出され
る。そして、コンタクトホールパターンの形成された残
留の感光膜３９をマスクとしてＣＦ4 またはＣＨＦ3 な
どのようにフッ素Ｆを含む反応性イオンを用いて第２絶
縁膜３７の露出した部分を所定の深さだけ異方性エッチ
ングしてコンタクトホール４１を形成する。この時、コ
ンタクトホール４１によって第１導線層３５が露出され
ないようにする。
【００３１】図５（Ｃ）を参照すると、前記コンタクト
ホールパターンの形成された残留の感光膜３９を第２露
光及び現像してコンタクトホールパターンを含む所定形
状のトレンチパターンを形成する。前記で残留する感光
膜３９は第１露光によって露光されていないため、第２
露光及び現像が可能である。そして、前記感光膜３９を
マスクとして第２露光及び現像によって露出された第２
絶縁膜３７の所定部分をＣＦ4 またはＣＨＦ3 などのよ
うにフッ素Ｆを含む反応性イオンを用いて所定の深さだ
け異方性エッチングしてトレンチ４３を形成する。この
時、コンタクトホール４１の底面もエッチングされるの
で、前記トレンチ４３はコンタクトホール４１によって
第１導線層３５が露出されるようにエッチングして形成
する。
ホールパターンの形成された残留の感光膜３９を第２露
光及び現像してコンタクトホールパターンを含む所定形
状のトレンチパターンを形成する。前記で残留する感光
膜３９は第１露光によって露光されていないため、第２
露光及び現像が可能である。そして、前記感光膜３９を
マスクとして第２露光及び現像によって露出された第２
絶縁膜３７の所定部分をＣＦ4 またはＣＨＦ3 などのよ
うにフッ素Ｆを含む反応性イオンを用いて所定の深さだ
け異方性エッチングしてトレンチ４３を形成する。この
時、コンタクトホール４１の底面もエッチングされるの
で、前記トレンチ４３はコンタクトホール４１によって
第１導線層３５が露出されるようにエッチングして形成
する。
【００３２】図５（Ｄ）を参照すると、残留する感光膜
３９を除去した後、上述した構造の全表面にスパッタリ
ング(suppering) または化学気相蒸着法(Chemical Vapo
ur Deposition)などの方法でアルミニウム、銅、金、
銀、白金のいずれかまたはこれらの合金からなる導電性
物質を蒸着して第２導線層４５を形成する。この時、第
２導線層４５はトレンチだけでなくコンタクトホール４
１にも満たされて第１導線層３５と電気的に連結され
る。そして、第２絶縁膜３７上に蒸着された第２導線層
４５をＣＭＰ方法などでエッチバックする。
３９を除去した後、上述した構造の全表面にスパッタリ
ング(suppering) または化学気相蒸着法(Chemical Vapo
ur Deposition)などの方法でアルミニウム、銅、金、
銀、白金のいずれかまたはこれらの合金からなる導電性
物質を蒸着して第２導線層４５を形成する。この時、第
２導線層４５はトレンチだけでなくコンタクトホール４
１にも満たされて第１導線層３５と電気的に連結され
る。そして、第２絶縁膜３７上に蒸着された第２導線層
４５をＣＭＰ方法などでエッチバックする。
【００３３】図６（Ａ）乃至（Ｄ）は第４実施例による
半導体装置の自己整合的金属配線規示す工程図である。
図６（Ａ）を参照すると、半導体基板３１上に第１絶縁
膜３３を形成し、この第１絶縁膜３３上に第１導線層３
５を形成する。前記半導体基板３１は不純物拡散領領域
（図示せず）または導線が形成されており、この不純物
拡散領域または導線に第１導線層３５が電気的に連結さ
れている。そして、第１導線層３５を通常のフォトリソ
グラフィ方法によって所定形状にパターニングし、この
第１絶縁膜３３と第１導線層３５上に第２絶縁膜３７を
形成する。その後、第２絶縁膜３７上にポジティブ形の
感光膜３９を厚く塗布して形成する。そして、感光膜３
９を第２絶縁膜３７と接触する部分までコンタクトホー
ルパターンの第１露光を行い、引き続き、露光量を調節
して所定の深さまで（上部層）のみ前記コンタクトホー
ルパターンを含むトレンチパターンに露光されるように
第２露光する。そして、第１及び第２露光された部分を
現像してコンタクトホールパターン及びトレンチパター
ンを形成する。前記コンタクトホールパターンは前記第
１導線層３５と対応する所定の部分の第２絶縁膜３７を
露出させ、トレンチパターンはコンタクトホールパター
ンと段差を成す所定形状に形成する。
半導体装置の自己整合的金属配線規示す工程図である。
図６（Ａ）を参照すると、半導体基板３１上に第１絶縁
膜３３を形成し、この第１絶縁膜３３上に第１導線層３
５を形成する。前記半導体基板３１は不純物拡散領領域
（図示せず）または導線が形成されており、この不純物
拡散領域または導線に第１導線層３５が電気的に連結さ
れている。そして、第１導線層３５を通常のフォトリソ
グラフィ方法によって所定形状にパターニングし、この
第１絶縁膜３３と第１導線層３５上に第２絶縁膜３７を
形成する。その後、第２絶縁膜３７上にポジティブ形の
感光膜３９を厚く塗布して形成する。そして、感光膜３
９を第２絶縁膜３７と接触する部分までコンタクトホー
ルパターンの第１露光を行い、引き続き、露光量を調節
して所定の深さまで（上部層）のみ前記コンタクトホー
ルパターンを含むトレンチパターンに露光されるように
第２露光する。そして、第１及び第２露光された部分を
現像してコンタクトホールパターン及びトレンチパター
ンを形成する。前記コンタクトホールパターンは前記第
１導線層３５と対応する所定の部分の第２絶縁膜３７を
露出させ、トレンチパターンはコンタクトホールパター
ンと段差を成す所定形状に形成する。
【００３４】図６（Ｂ）を参照すると、前記感光膜３９
をマスクとして、ＣＦ4 またはＣＨＦ3 などのようにフ
ッ素Ｆを含む反応性イオンを用いて第２絶縁膜３７の露
出した部分を所定の深さだけ異方性エッチングしてコン
タクトホール４１を形成する。この時、コンタクトホー
ル４１によって第１導線層３５が露出されないようにす
る。
をマスクとして、ＣＦ4 またはＣＨＦ3 などのようにフ
ッ素Ｆを含む反応性イオンを用いて第２絶縁膜３７の露
出した部分を所定の深さだけ異方性エッチングしてコン
タクトホール４１を形成する。この時、コンタクトホー
ル４１によって第１導線層３５が露出されないようにす
る。
【００３５】図６（Ｃ）を参照すると、前記感光膜３９
をＣＦ4 またはＣＨＦ3 などのようにフッ素Ｆを含む
か、或いはＯ2 などのように酸素Ｏを含む反応性イオン
でエッチバックして前記トレンチパターンが第２絶縁膜
３７上に転写されるようにする。そして、トレンチパタ
ーンの形成された残留の感光膜３９をマスクとしてＣＦ
4 またはＣＨＦ3 などのようにフッ素Ｆを含む反応性イ
オンを用いて第２絶縁膜３７の露出した部分を異方性エ
ッチングし、トレンチ４３を形成する。この時、コンタ
クトホール４１の底面もエッチングされるので、コンタ
クトホール４１によって第１導線層３５が露出される。
をＣＦ4 またはＣＨＦ3 などのようにフッ素Ｆを含む
か、或いはＯ2 などのように酸素Ｏを含む反応性イオン
でエッチバックして前記トレンチパターンが第２絶縁膜
３７上に転写されるようにする。そして、トレンチパタ
ーンの形成された残留の感光膜３９をマスクとしてＣＦ
4 またはＣＨＦ3 などのようにフッ素Ｆを含む反応性イ
オンを用いて第２絶縁膜３７の露出した部分を異方性エ
ッチングし、トレンチ４３を形成する。この時、コンタ
クトホール４１の底面もエッチングされるので、コンタ
クトホール４１によって第１導線層３５が露出される。
【００３６】図６（Ｄ）を参照すると、残留する感光膜
３９を除去した後、上述した構造の全表面にアルミニウ
ム、銅、金、銀、白金のいずれかまたはこれらの合金か
らなる導電性物質をスパッタリングまたは化学気相蒸着
法などの方法で蒸着して第２導線層４５を形成する。こ
の時、第２導線層４５はトレンチ４３だけでなくコンタ
クトホール４１にも満たされて第１導線層３５と電気的
に連結される。そして、第２絶縁膜３７上に蒸着された
第２導線層４５をＣＭＰ方法などでエッチバックする。
３９を除去した後、上述した構造の全表面にアルミニウ
ム、銅、金、銀、白金のいずれかまたはこれらの合金か
らなる導電性物質をスパッタリングまたは化学気相蒸着
法などの方法で蒸着して第２導線層４５を形成する。こ
の時、第２導線層４５はトレンチ４３だけでなくコンタ
クトホール４１にも満たされて第１導線層３５と電気的
に連結される。そして、第２絶縁膜３７上に蒸着された
第２導線層４５をＣＭＰ方法などでエッチバックする。
【００３７】図７（Ａ）乃至（Ｄ）は本発明の第５実施
例に半導体装置の自己整合的金属配線形成方法を示す工
程図である。図７（Ａ）を参照すると、半導体基板３１
上に第１絶縁膜３３を形成し、この第１絶縁膜３３上に
第１導線層３５を形成する。前記半導体基板３１は不純
物拡散領域（図示せず）または導線が形成されており、
この不純物拡散領域または導線に第１導線層３５が電気
的に連結されている。そして、第１導線層３５を通常の
フォトリソグラフィ方法によって所定形状にパターニン
グし、この第１絶縁膜３３と第１導線層３５上に第２絶
縁膜３７を形成する。その後、第２絶縁膜３７上にポジ
ティブ形(positive type) の感光膜３９を厚く塗布して
形成する。そして、感光膜３９を露光量を調節して所定
の深さまでのみ第１露光してコンタクトホールパターン
形態の露光領域４９を形成する。その後、前記感光膜３
９にシリコンＳｉを含むＨＭＤＳ(Hexamethyldisilazan
e)などのような有機物質や酒石Ｓｎなどをドーピングし
て露光領域４９の形成されていない部分に所定の深さを
もつ変質層５１を形成する。
例に半導体装置の自己整合的金属配線形成方法を示す工
程図である。図７（Ａ）を参照すると、半導体基板３１
上に第１絶縁膜３３を形成し、この第１絶縁膜３３上に
第１導線層３５を形成する。前記半導体基板３１は不純
物拡散領域（図示せず）または導線が形成されており、
この不純物拡散領域または導線に第１導線層３５が電気
的に連結されている。そして、第１導線層３５を通常の
フォトリソグラフィ方法によって所定形状にパターニン
グし、この第１絶縁膜３３と第１導線層３５上に第２絶
縁膜３７を形成する。その後、第２絶縁膜３７上にポジ
ティブ形(positive type) の感光膜３９を厚く塗布して
形成する。そして、感光膜３９を露光量を調節して所定
の深さまでのみ第１露光してコンタクトホールパターン
形態の露光領域４９を形成する。その後、前記感光膜３
９にシリコンＳｉを含むＨＭＤＳ(Hexamethyldisilazan
e)などのような有機物質や酒石Ｓｎなどをドーピングし
て露光領域４９の形成されていない部分に所定の深さを
もつ変質層５１を形成する。
【００３８】図７（Ｂ）を参照すると、露光領域４９が
除去されるように現像した後、前記変質層５１をマスク
としてＣＦ4 またはＣＨＦ3 などのようにフッ素Ｆを含
むか、或いはＯ2 などのように酸素Ｏを含む反応性イオ
ンで感光膜３９の露出した部分をエッチバックする。こ
の時、コンタクトホールパターンが感光膜３９に転写さ
れて第２絶縁膜３７が露出される。そして、前記変質層
５１をマスクとしてＣＦ4 またはＣＨＦ3 などのように
フッ素Ｆを含む反応性イオンを用いて第２絶縁膜３７の
露出した部分を所定の深さだけ異方性エッチングしてコ
ンタクトホール４１を形成する。この時、コンタクトホ
ール４１によって第１導線層３５が露出されないように
する。
除去されるように現像した後、前記変質層５１をマスク
としてＣＦ4 またはＣＨＦ3 などのようにフッ素Ｆを含
むか、或いはＯ2 などのように酸素Ｏを含む反応性イオ
ンで感光膜３９の露出した部分をエッチバックする。こ
の時、コンタクトホールパターンが感光膜３９に転写さ
れて第２絶縁膜３７が露出される。そして、前記変質層
５１をマスクとしてＣＦ4 またはＣＨＦ3 などのように
フッ素Ｆを含む反応性イオンを用いて第２絶縁膜３７の
露出した部分を所定の深さだけ異方性エッチングしてコ
ンタクトホール４１を形成する。この時、コンタクトホ
ール４１によって第１導線層３５が露出されないように
する。
【００３９】図７（Ｃ）を参照すると、前記変質層５１
と現像された部分とを除いた残留の感光膜３９を、前記
コンタクトホールパターンを含む所定形状のトレンチパ
ターンに第２露光する。その後、変質層５１を選択的に
除去し、感光膜３９の露光した部分を現像してトレンチ
パターンを形成する。前記で変質層５１を選択的に除去
した後、感光膜３９を第２露光及び現像してトレンチパ
ターンを形成することもできる。そして、前記トレンチ
パターンの形成された残留の感光膜３９をマスクとして
ＣＦ4 またはＣＨＦ3 などのようにフッ素Ｆを含む反応
性イオンを用いて第２絶縁膜３７の露出した部分を異方
性エッチングしてトレンチ４３を形成する。この時、コ
ンタクトホール４１の底面もエッチングされるので、コ
ンタクトホール４１によって第１導線層３５が露出され
る。
と現像された部分とを除いた残留の感光膜３９を、前記
コンタクトホールパターンを含む所定形状のトレンチパ
ターンに第２露光する。その後、変質層５１を選択的に
除去し、感光膜３９の露光した部分を現像してトレンチ
パターンを形成する。前記で変質層５１を選択的に除去
した後、感光膜３９を第２露光及び現像してトレンチパ
ターンを形成することもできる。そして、前記トレンチ
パターンの形成された残留の感光膜３９をマスクとして
ＣＦ4 またはＣＨＦ3 などのようにフッ素Ｆを含む反応
性イオンを用いて第２絶縁膜３７の露出した部分を異方
性エッチングしてトレンチ４３を形成する。この時、コ
ンタクトホール４１の底面もエッチングされるので、コ
ンタクトホール４１によって第１導線層３５が露出され
る。
【００４０】図７（Ｄ）を参照すると、残留する感光膜
３９を除去した後、上述した構造の全表面にアルミニウ
ム、銅、金、銀、白金のいずれかまたはこれらの合金か
らなる導電性物質をスパッタリングまたは化学気相蒸着
法などの方法で蒸着して第２導線層４５を形成する。こ
の時、第２導線層４５はトレンチ４３だけでなくコンタ
クトホール４１にも満たされて第１導線層３５と電気的
に連結される。そして、第２絶縁膜３７上に蒸着された
第２導線層４５をＣＭＰ方法などでエッチバックする。
３９を除去した後、上述した構造の全表面にアルミニウ
ム、銅、金、銀、白金のいずれかまたはこれらの合金か
らなる導電性物質をスパッタリングまたは化学気相蒸着
法などの方法で蒸着して第２導線層４５を形成する。こ
の時、第２導線層４５はトレンチ４３だけでなくコンタ
クトホール４１にも満たされて第１導線層３５と電気的
に連結される。そして、第２絶縁膜３７上に蒸着された
第２導線層４５をＣＭＰ方法などでエッチバックする。
【００４１】図８（Ａ）乃至（Ｄ）は本発明の第６実施
例による半導体装置の自己整合的金属配線形成方法を示
す工程図である。図８（Ａ）を参照すると、半導体基板
３１上に第１絶縁膜３３を形成し、この第１絶縁膜３３
上に第１導線層３５を形成する。前記半導体基板３１は
不純物拡散領域（図示せず）または導線が形成されてお
り、この不純物拡散領域または導線に第１導線層３５が
電気的に連結されている。そして、第１導線層３５を通
常のフォトリソグラフィ方法によって所定形状にパター
ニングし、この第１絶縁膜３３と第１導線層３５上に第
２絶縁膜３７を形成する。その後、第２絶縁膜３７上に
ポジティブ形の感光膜３９を塗布して形成した後、感光
膜３９を第２絶縁膜３７と接触する部分までコンタクト
ホールパターンに第１露光してコンタクトホールパター
ンの露光領域４９を形成する。その後、前記感光膜３９
にシリコンＳｉを含むＨＭＤＳ(Hexamethyldisilazane)
などのような有機物質や酒石Ｓｎなどをドーピングし
て、露光領域４９の形成されていない部分に所定の深さ
をもつ変質層５１を形成する。
例による半導体装置の自己整合的金属配線形成方法を示
す工程図である。図８（Ａ）を参照すると、半導体基板
３１上に第１絶縁膜３３を形成し、この第１絶縁膜３３
上に第１導線層３５を形成する。前記半導体基板３１は
不純物拡散領域（図示せず）または導線が形成されてお
り、この不純物拡散領域または導線に第１導線層３５が
電気的に連結されている。そして、第１導線層３５を通
常のフォトリソグラフィ方法によって所定形状にパター
ニングし、この第１絶縁膜３３と第１導線層３５上に第
２絶縁膜３７を形成する。その後、第２絶縁膜３７上に
ポジティブ形の感光膜３９を塗布して形成した後、感光
膜３９を第２絶縁膜３７と接触する部分までコンタクト
ホールパターンに第１露光してコンタクトホールパター
ンの露光領域４９を形成する。その後、前記感光膜３９
にシリコンＳｉを含むＨＭＤＳ(Hexamethyldisilazane)
などのような有機物質や酒石Ｓｎなどをドーピングし
て、露光領域４９の形成されていない部分に所定の深さ
をもつ変質層５１を形成する。
【００４２】図８（Ｂ）を参照すると、露光領域４９が
除去されて第２絶縁膜３７が露出されるように現像す
る。そして、前記変質層５１をマスクとしてＣＦ4 また
はＣＨＦ3 などのようにフッ素Ｆを含む反応性イオンで
第２絶縁膜３７の露出した部分を所定の深さだけ異方性
エッチングしてコンタクトホール４１を形成する。この
時、コンタクトホール４１によって第１導線層３５が露
出されないようにする。
除去されて第２絶縁膜３７が露出されるように現像す
る。そして、前記変質層５１をマスクとしてＣＦ4 また
はＣＨＦ3 などのようにフッ素Ｆを含む反応性イオンで
第２絶縁膜３７の露出した部分を所定の深さだけ異方性
エッチングしてコンタクトホール４１を形成する。この
時、コンタクトホール４１によって第１導線層３５が露
出されないようにする。
【００４３】図８（Ｃ）を参照すると、前記変質層５１
と現像された部分とを除いた残留の感光膜３９を前記コ
ンタクトホールパターンを含む所定形状のトレンチパタ
ーンに第２露光する。その後、変質層５１を選択的に除
去し、感光膜３９の露光された部分を現像してトレンチ
パターンを形成する。このとき、変質層５１を選択的に
除去した後、感光膜３９を第２露光及び現像してトレン
チパターンを形成することもできる。そして、前記トレ
ンチパターンの形成された残留の感光膜３９をマスクと
してＣＦ4 またはＣＨＦ3 などのようにフッ素Ｆを含む
反応性イオンを用いて第２絶縁膜３７の露出した部分を
異方性エッチングしてトレンチ４３を形成する。この
時、コンタクトホール４１の底面もエッチングされるの
で、コンタクトホール４１によって第１導線層３５が露
出される。
と現像された部分とを除いた残留の感光膜３９を前記コ
ンタクトホールパターンを含む所定形状のトレンチパタ
ーンに第２露光する。その後、変質層５１を選択的に除
去し、感光膜３９の露光された部分を現像してトレンチ
パターンを形成する。このとき、変質層５１を選択的に
除去した後、感光膜３９を第２露光及び現像してトレン
チパターンを形成することもできる。そして、前記トレ
ンチパターンの形成された残留の感光膜３９をマスクと
してＣＦ4 またはＣＨＦ3 などのようにフッ素Ｆを含む
反応性イオンを用いて第２絶縁膜３７の露出した部分を
異方性エッチングしてトレンチ４３を形成する。この
時、コンタクトホール４１の底面もエッチングされるの
で、コンタクトホール４１によって第１導線層３５が露
出される。
【００４４】図８（Ｄ）を参照すると、残留する感光膜
３９を除去した後、上述した構造の全表面にアルミニウ
ム、銅、金、銀、白金のいずれかまたはこれらの合金か
らなる導電性物質をスパッタリングまたは化学気相蒸着
法などの方法で蒸着して第２導線層４５を形成する。こ
の時、第２導線層４５はトレンチ４３だけでなくコンタ
クトホール４１にも満たされて第１導線層３５と電気的
に連結される。そして、第２絶縁膜３７上に蒸着された
第２導線層４５をＣＭＰ方法などでエッチバックする。
３９を除去した後、上述した構造の全表面にアルミニウ
ム、銅、金、銀、白金のいずれかまたはこれらの合金か
らなる導電性物質をスパッタリングまたは化学気相蒸着
法などの方法で蒸着して第２導線層４５を形成する。こ
の時、第２導線層４５はトレンチ４３だけでなくコンタ
クトホール４１にも満たされて第１導線層３５と電気的
に連結される。そして、第２絶縁膜３７上に蒸着された
第２導線層４５をＣＭＰ方法などでエッチバックする。
【００４５】
【発明の効果】従って、本発明はコンタクトホールとト
レンチの誤整列によるコンタクトホールの表面積の減少
を防止して接触抵抗特性と集積度を向上させることがで
き、且つ感光膜を単一層にして２回の露光及び現像工程
が行えるので工程を減らすことのできる利点がある。
レンチの誤整列によるコンタクトホールの表面積の減少
を防止して接触抵抗特性と集積度を向上させることがで
き、且つ感光膜を単一層にして２回の露光及び現像工程
が行えるので工程を減らすことのできる利点がある。
【図１】 従来の半導体装置の自己整合的金属配線形成
方法を示す工程図
方法を示す工程図
【図２】 従来の他の半導体装置の自己整合的金属配線
形成方法を示す工程図
形成方法を示す工程図
【図３】 本発明の第１実施例を示す工程図
【図４】 本発明の第２実施例を示す工程図
【図５】 本発明の第３実施例を示す工程図
【図６】 本発明の第４実施例を示す工程図
【図７】 本発明の第５実施例を示す工程図
【図８】 本発明の第６実施例を示す工程図
３１ 半導体基板 ３３ 第１絶縁膜 ３５ 第１導線層 ３７ 第２絶縁膜 ３９、４７ 感光膜 ４１ コンタクトホール ４３ トレンチ ４５ 第２導線層 ４９ 露光領域 ５１ 変質層
Claims (22)
- 【請求項１】半導体基板上に第１絶縁膜を形成し、該第
１絶縁膜上の所定部分に第１導線層を形成する工程と、 前記第１絶縁膜と前記第１導線層との上に第２絶縁膜を
形成し、該第２絶縁膜上に感光膜を塗布する工程と、 該感光膜を第１露光及び現象してコンタクトホールパタ
ーンを形成し、前記感光膜をマスクとして前記第２絶縁
膜をエッチングしてコンタクトホールを形成する工程
と、 前記第１露光及び現象の後に残留する感光膜を第２露光
及び現像して、前記コンタクトホールを含む位置に所定
形状のトレンチパターンを形成する工程と、 該トレンチパターンの形成された感光膜をマスクとして
前記第２絶縁膜を所定の深さにエッチングしてトレンチ
を形成する工程と、 前記感光膜を除去し、前記トレンチ及び前記コンタクト
ホールを満たして前記第１導線層と電気的に連結する第
２導線層を形成する工程と、 を順次行なうことを特徴とする半導体装置の自己整合的
金属配線形成方法。 - 【請求項２】前記感光膜を、ポジティブ形感光材料で形
成することを特徴とする請求項１記載の半導体装置の自
己整合的金属配線形成方法。 - 【請求項３】前記感光膜を、互いに異なる現像特性をも
つポジティブ形感光材料及びネガティブ形感光材料の、
一方を下部層として、他方を上部層として積層して形成
することを特徴とする請求項１記載の半導体装置の自己
整合的金属配線形成方法。 - 【請求項４】前記第１露光及び現像により前記感光膜の
上部層にコンタクトホールパターンを形成し、エッチバ
ックして前記下部層に前記コンタクトホールパターンを
転写することを特徴とする請求項３記載の半導体装置の
自己整合的金属配線形成方法。 - 【請求項５】前記コンタクトホールを形成する工程にお
いて、前記第１導線層が露出されない深さにコンタクト
ホールを形成し、 前記トレンチを形成する工程において、前記トレンチを
形成しながら、前記コンタクトホールをさらに深く形成
して前記第１導線層を露出させることを特徴とする請求
項１〜請求項４のいずれか１つに記載の半導体装置の自
己整合的金属配線形成方法。 - 【請求項６】前記第２導線層を、アルミニウム、銅、
金、銀、白金のいずれかまたはこれらの合金からなる導
電性物質で形成することを特徴とする請求項１〜請求項
５のいずれか１つに記載の半導体装置の自己整合的金属
配線形成方法。 - 【請求項７】半導体基板上に第１絶縁膜を形成し、該第
１絶縁膜上の所定部分に第１導線層を形成する工程と、 前記第１絶縁膜と前記第１導線層との上に第２絶縁膜を
形成し、該第２絶縁膜上に感光膜を塗布する工程と、 該感光膜を、露光量を調節して第１露光及び現像して、
前記感光膜の上部層に前記第２絶縁膜が露出されない所
定の深さをもつコンタクトホールパターンを形成する工
程と、 前記感光膜の上部層に形成されたコンタクトホールパタ
ーンが前記感光膜の下部層に転写されて第２絶縁膜が露
出されるようにエッチバックする工程と、 前記エッチバック後に残留する感光膜をマスクとして、
前記第２絶縁膜の露出した部分をエッチングしてコンタ
クトホールを形成する工程と、 前記残留する感光膜を第２露光及び現像して、前記コン
タクトホールパターンを含む位置に所定形状のトレンチ
パターンを形成する工程と、 該トレンチパターンの形成された感光膜をマスクとして
第２絶縁膜を所定の深さにエッチングしてトレンチを形
成する工程と、 前記感光膜を除去し、前記トレンチ及びコンタクトホー
ルを満たして前記第１導線層と電気的に連結する第２導
線層を形成する工程と、 を順次行なうことを特徴とする半導体装置の自己整合的
金属配線形成方法。 - 【請求項８】前記感光膜を、ポジティブ形感光材料で形
成することを特徴とする請求項７記載の半導体装置の自
己整合的金属配線形成方法。 - 【請求項９】前記コンタクトホールを形成する工程にお
いて、前記第１導線層が露出されない深さにコンタクト
ホールを形成し、 前記トレンチを形成する工程において、前記トレンチを
形成しながら、前記コンタクトホールをさらに深く形成
して前記第１導線層を露出させることを特徴とすること
を特徴とする請求項７または請求項８に記載の半導体装
置の自己整合的金属配線形成方法。 - 【請求項１０】前記第２導線層を、アルミニウム、銅、
金、銀、白金のいずれかまたはこれらの合金からなる導
電性物質で形成することを特徴とする請求項７〜請求項
９のいずれか１つに記載の半導体装置の自己整合的金属
配線形成方法。 - 【請求項１１】半導体基板上に第１絶縁膜を形成し、該
第１絶縁膜上の所定部分に第１導線層を形成する工程
と、 前記第１絶縁膜と前記第１導線層との上に第２絶縁膜を
形成し、該第２絶縁膜上に感光膜を塗布する工程と、 該感光膜を第１露光及び現像して前記第２絶縁膜を露出
させるコンタクトホールパターンを形成し、続いて、露
光量を調節して第２露光及び現像し、前記感光膜の上部
層にコンタクトホールパターンを含むトレンチパターン
を形成する工程と、 前記感光膜をマスクとして前記コンタクトホールパター
ンによって露出された第２絶縁膜の所定部分にコンタク
トホールを形成する工程と、 前記感光膜の上部層に形成された前記トレンチパターン
が第２絶縁膜上に転写されるようにエッチバックする工
程と、 前記エッチバック後に残留する感光膜をマスクとして第
２絶縁膜を所定の深さにエッチングしてトレンチを形成
する工程と、 前記感光膜を除去し、前記トレンチ及び前記コンタクト
ホールを満たして前記第１導線層と電気的に連結する第
２導線層を形成する工程と、 を順次行なうことを特徴とする半導体装置の自己整合的
金属配線形成方法。 - 【請求項１２】前記感光膜を、ポジティブ形感光材料で
形成することを特徴とする請求項１１記載の半導体装置
の自己整合的金属配線形成方法。 - 【請求項１３】前記コンタクトホールを形成する工程に
おいて、前記第１導線層が露出されない深さにコンタク
トホールを形成し、 前記トレンチを形成する工程において、前記トレンチを
形成しながら、前記コンタクトホールをさらに深く形成
して前記第１導線層を露出させることを特徴とすること
を特徴とする請求項１１または請求項１２に記載の半導
体装置の自己整合的金属配線形成方法。 - 【請求項１４】前記第２導線層を、アルミニウム、銅、
金、銀、白金のいずれかまたはこれらの合金からなる導
電性物質で形成することを特徴とする請求項１１〜請求
項１３のいずれか１つに記載の半導体装置の自己整合的
金属配線形成方法。 - 【請求項１５】半導体基板上に第１絶縁膜を形成し、該
第１絶縁膜上の所定部分に第１導線層を形成する工程
と、 前記第１絶縁膜と前記第１導線層との上に第２絶縁膜を
形成し、該第２絶縁膜上に感光膜を塗布する工程と、 該感光膜を第１露光してコンタクトホールパターン形態
の露光領域を形成し、前記感光膜に不純物をドーピング
して露光領域の形成されていない部分に所定の深さをも
つ変質層を形成する工程と、 前記露光領域を現像してコンタクトホールパターンを形
成し、前記感光膜をマスクとして前記第２絶縁膜をエッ
チングしてコンタクトホールを形成する工程と、 前記第１露光及び現像の後に残留する前記感光膜を第２
露光及び現像して、前記コンタクトホールパターンを含
む所定形状のトレンチパターンを形成し、変質層を除去
する工程と、 前記感光膜をマスクとして第２絶縁膜を所定の深さにエ
ッチングしてトレンチを形成する工程と、 前記感光膜を除去し、前記トレンチ及び前記コンタクト
ホールを満たして前記第１導線層と電気的に連結する第
２導線層を形成する工程と、 を順次行なうことを特徴とする半導体装置の自己整合的
金属配線形成方法。 - 【請求項１６】前記感光膜を、ポジティブ形感光材料で
形成することを特徴とする請求項１５記載の半導体装置
の自己整合的金属配線形成方法。 - 【請求項１７】前記第１露光による露光領域を、露光量
を調節して前記感光膜の所定の深さまでにのみ形成する
ことを特徴とする請求項１５または請求項１６に記載の
半導体装置の自己整合的金属配線形成方法。 - 【請求項１８】前記第１露光による露光領域の現像後、
前記変質層をマスクとして、前記露光領域の下部に位置
する前記感光膜にコンタクトホールパターンが転写され
て第２絶縁膜が露出されるように感光膜をエッチバック
することを特徴とする請求項１７記載の半導体装置の自
己整合的金属配線形成方法。 - 【請求項１９】前記露光領域を前記２絶縁膜と接触する
ように形成することを特徴とする請求項１５記載の半導
体装置の自己整合的金属配線形成方法。 - 【請求項２０】前記不純物として、シリコンＳｉを含む
有機物質および／または酒石（Ｓｎ）を用いることを特
徴とする請求項１５〜請求項１９のいずれか１つに記載
の半導体装置の自己整合的金属配線形成方法。 - 【請求項２１】前記コンタクトホールを形成する工程に
おいて、前記第１導線層が露出されない深さにコンタク
トホールを形成し、 前記トレンチを形成する工程において、前記トレンチを
形成しながら、前記コンタクトホールをさらに深く形成
して前記第１導線層を露出させることを特徴とする請求
項１５〜請求項２０のいずれか１つに記載の半導体装置
の自己整合的金属配線形成方法。 - 【請求項２２】前記第２導線層を、アルミニウム、銅、
金、銀、白金のいずれかまたはこれらの合金からなる導
電性物質で形成することを特徴とする請求項１５〜請求
項２１のいずれか１つに記載の半導体装置の自己整合的
金属配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR28408/1996 | 1996-07-13 | ||
| KR1019960028408A KR0184158B1 (ko) | 1996-07-13 | 1996-07-13 | 반도체장치의 자기 정합정 금속 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064996A true JPH1064996A (ja) | 1998-03-06 |
| JP2964230B2 JP2964230B2 (ja) | 1999-10-18 |
Family
ID=19466286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9186702A Expired - Fee Related JP2964230B2 (ja) | 1996-07-13 | 1997-07-11 | 半導体装置の自己整合的金属配線形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6171967B1 (ja) |
| JP (1) | JP2964230B2 (ja) |
| KR (1) | KR0184158B1 (ja) |
| DE (1) | DE19723062C2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066569A (en) * | 1997-09-30 | 2000-05-23 | Siemens Aktiengesellschaft | Dual damascene process for metal layers and organic intermetal layers |
| KR100480573B1 (ko) * | 1997-11-17 | 2005-09-30 | 삼성전자주식회사 | 반도체메모리소자의비트라인형성방법 |
| DE19829152A1 (de) * | 1998-05-05 | 1999-11-18 | United Microelectronics Corp | Doppeltes Damaszierverfahren |
| GB2340302B (en) * | 1998-07-29 | 2000-07-26 | United Microelectronics Corp | Method of manufacture using dual damascene process |
| FR2791472B1 (fr) * | 1999-03-26 | 2002-07-05 | Commissariat Energie Atomique | Procede de creation de lignes de connexion et de points de contact sous-jacents dans un substrat dielectrique |
| JP2003508896A (ja) * | 1999-08-25 | 2003-03-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 少なくとも１つのメタライゼーション面を有する集積回路の製造方法 |
| KR100598308B1 (ko) * | 1999-12-23 | 2006-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 다마신 패턴 형성방법 |
| DE10021865C2 (de) * | 2000-05-05 | 2002-08-01 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und elektronisches Bauteil mit einer Teststruktur auf einem Halbleiterchip sowie Verfahren zu deren Herstellung |
| JP3822101B2 (ja) * | 2001-12-26 | 2006-09-13 | 株式会社ルネサステクノロジ | 感放射線組成物及びパタン形成方法及び半導体装置の製造方法 |
| US6461887B1 (en) * | 2002-01-03 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form an inverted staircase STI structure by etch-deposition-etch and selective epitaxial growth |
| KR100462764B1 (ko) * | 2002-07-02 | 2004-12-20 | 동부전자 주식회사 | 이종 감광막을 이용한 듀얼 다마신 방법 |
| US6864152B1 (en) * | 2003-05-20 | 2005-03-08 | Lsi Logic Corporation | Fabrication of trenches with multiple depths on the same substrate |
| KR100571409B1 (ko) | 2003-12-31 | 2006-04-14 | 동부아남반도체 주식회사 | 반도체 소자의 배선 형성 방법 |
| US7304354B2 (en) * | 2004-02-17 | 2007-12-04 | Silicon Space Technology Corp. | Buried guard ring and radiation hardened isolation structures and fabrication methods |
| EP1949425A4 (en) * | 2005-10-14 | 2010-08-18 | Silicon Space Technology Corp | RADIATION-HARDENED INSULATION STRUCTURES AND MANUFACTURING METHOD |
| WO2008019329A2 (en) * | 2006-08-04 | 2008-02-14 | Silicon Space Technology Corporation | Improved radiation immunity of integrated circuits using backside die contact and electrically conductive layers |
| TWI316381B (en) * | 2007-01-24 | 2009-10-21 | Phoenix Prec Technology Corp | Circuit board and fabrication method thereof |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| CN107678247B (zh) * | 2017-08-25 | 2020-05-29 | 长安大学 | 一种硅基集成曝光量测量器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334423A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 半導体素子用開孔部の形成方法 |
| JPH07254605A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 配線形成方法 |
| JPH08107143A (ja) * | 1994-10-03 | 1996-04-23 | Toshiba Corp | 多層配線層の形成方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758305A (en) * | 1986-03-11 | 1988-07-19 | Texas Instruments Incorporated | Contact etch method |
| US4985374A (en) * | 1989-06-30 | 1991-01-15 | Kabushiki Kaisha Toshiba | Making a semiconductor device with ammonia treatment of photoresist |
| FR2663784B1 (fr) * | 1990-06-26 | 1997-01-31 | Commissariat Energie Atomique | Procede de realisation d'un etage d'un circuit integre. |
| JP2831847B2 (ja) * | 1990-11-29 | 1998-12-02 | 株式会社東芝 | 半導体装置の製造方法 |
| US5240554A (en) * | 1991-01-22 | 1993-08-31 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| KR970002427B1 (en) * | 1994-01-14 | 1997-03-05 | Lg Semicon Co Ltd | Fine patterning method of photoresist film |
| JP3529849B2 (ja) * | 1994-05-23 | 2004-05-24 | 富士通株式会社 | 半導体装置の製造方法 |
| US5534462A (en) * | 1995-02-24 | 1996-07-09 | Motorola, Inc. | Method for forming a plug and semiconductor device having the same |
-
1996
- 1996-07-13 KR KR1019960028408A patent/KR0184158B1/ko not_active IP Right Cessation
-
1997
- 1997-06-02 DE DE19723062A patent/DE19723062C2/de not_active Expired - Fee Related
- 1997-07-11 JP JP9186702A patent/JP2964230B2/ja not_active Expired - Fee Related
- 1997-07-11 US US08/893,582 patent/US6171967B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334423A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 半導体素子用開孔部の形成方法 |
| JPH07254605A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 配線形成方法 |
| JPH08107143A (ja) * | 1994-10-03 | 1996-04-23 | Toshiba Corp | 多層配線層の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0184158B1 (ko) | 1999-04-15 |
| DE19723062A1 (de) | 1998-01-22 |
| JP2964230B2 (ja) | 1999-10-18 |
| KR980011853A (ko) | 1998-04-30 |
| US6171967B1 (en) | 2001-01-09 |
| DE19723062C2 (de) | 2003-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2964230B2 (ja) | 半導体装置の自己整合的金属配線形成方法 | |
| JP2728025B2 (ja) | 半導体装置の製造方法 | |
| JP3245004B2 (ja) | 半導体製造方法、ゲート・スタック製造方法、及び半導体装置 | |
| JP2645345B2 (ja) | 安定な低抵抗コンタクト | |
| JPS6110256A (ja) | 集積回路の接点孔への相互接続線の自動位置決め方法 | |
| KR100215847B1 (ko) | 반도체 장치의 금속 배선 및 그의 형성 방법 | |
| JP2002353310A (ja) | 半導体素子の連結配線形成方法 | |
| US6008114A (en) | Method of forming dual damascene structure | |
| JPH0645329A (ja) | 高集積半導体装置およびその製造方法 | |
| JPH05226478A (ja) | 半導体構造用のスタッドを形成する方法および半導体デバイス | |
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| US6350682B1 (en) | Method of fabricating dual damascene structure using a hard mask | |
| US6583054B2 (en) | Method for forming conductive line in semiconductor device | |
| JP3415387B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11509691A (ja) | 肉厚導体を有するモノリシックマイクロ波回路の製造方法 | |
| JP2002299437A (ja) | 半導体装置の製造方法 | |
| JP2001176965A (ja) | 半導体装置及びその製造方法 | |
| US6563221B1 (en) | Connection structures for integrated circuits and processes for their formation | |
| JPH08139190A (ja) | 半導体装置の製造方法 | |
| KR100284138B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100268914B1 (ko) | 반도체소자의배선구조및그의형성방법 | |
| KR100226755B1 (ko) | 반도체 소자의 금속배선 구조 및 제조방법 | |
| KR100396687B1 (ko) | 반도채장치의금속배선형성방법 | |
| KR20040011875A (ko) | 반도체 장치의 배선 형성 방법 | |
| JP2001284353A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |