JPH11509691A - 肉厚導体を有するモノリシックマイクロ波回路の製造方法 - Google Patents

Abstract

(57)【要約】 モノリシックマイクロ波集積回路（ＭＭＩＣ）は、肉厚の低損失金属部材を含むマルチレベルの導電性部材を形成する方法によって製造される。低損失の金属部材は特に、インダクタの形成及び回路構成部品を相互接続するのに有効である。ＭＭＩＣは基板とのＲＦ干渉を抑制するために高固有抵抗のシリコン基板を有している絶縁体上シリコン構体の肉厚酸化物層の上に形成する。

Description

【発明の詳細な説明】 肉厚導体を有するモノリシックマイクロ波回路の製造方法発明の背景 １．発明の分野 本発明は集積受動構成部品用の導電性部材を有するモノリシックマイクロ波集 積回路（ＭＭＩＣ）の製造方法に関するものである。 ２．関連する従来技術の説明 半導体回路の製造プロセスは複雑であり、１個以上の受動構成部品を含むモノ リシックマイクロ波回路をＭＭＩＣ内に組込まなければならない場合にはかなり 複雑となる。例えば、各コンデンサはマルチレベルの導電性プレートを必要とし 、各抵抗は所定の導電率及び所定の寸法を有する材料層を必要とし、且つ各イン ダクタはＱ値が高い金属導体を必要とする。なお、この出願にて用いている“導 電性”材料とは、金属のような高導電率の材料と、不純物を添加した半導体の如 き低導電率の材料との双方を含むものとする。 さらに、マイクロ波周波数での電気損を最小とするために、受動構成部品への 電気接続をしたり、インダクタ巻線を作るのに肉厚の金属導体を用いる必要があ る。なお、この出願にて用いている金属導体層に対して用いているような“肉厚 ”とは、この金属導体によって搬送される信号の最高作動マイクロ波周波数での 金属導体のスキン深度の少なくとも２倍の層厚のことを意味するものとする。 集積回路に導電性部材を形成する既知の方法は非常に複雑であるか、又はマイ クロ波周波数で作動させるのに適している理想的な集積回路を製造することは不 可能である。例えば、米国特許第４，７８９，６４８号には基板上にマルチレベ ルの金属／絶縁体薄膜を形成し、且つパターン化した導電性のラインを接続スタ ッドラインと同時に形成する明らかに簡単な方法が開示されている。しかし、こ の方法にて利用されている金属のエッチング防止層は、エッチング工程を行なっ た後に完全に除去するのが困難である。このことは実際上、後に堆積する導電層 が電気的に接続されないようにすべき個所に金属のエッチング防止層を用いるこ とを妨げている。発明の概要 本発明の目的は、１個以上の受動構成部品の形成及び／又はこのような構成部 品に電気的に接続するための肉厚の金属導体を有しているＭＭＩＣを実際に製造 するのに有効な製造工程の組み合わせ及びそのための材料を提供することにある 。 本発明の他の目的は、肉厚の金属導体を具えているマルチレベル構体を容易に 形成すると共にマルチレベル構体を上に形成する基板とのＲＦ干渉を抑制するこ とによりＭＭＩＣの性能を高める方法を提供することにある。 本発明によれば、斯種のＭＭＩＣを次のような工程を含む方法によって製造す る。即ち、 ・ 絶縁シリコン基板上に少なくとも１つの絶縁層を形成する工程。 ・ 前記少なくとも１つの絶縁層上に、絶縁体に変えることのできる導電性のエ ッチング防止材料を所定のパターンに堆積する工程。このパターンは導電性のま まとすべき少なくとも１つの領域と、絶縁体に変えるべき少なくとも１つの領域 とを含んでいる。 ・ 前記エッチング防止材料のパターン上及び前記少なくとも１つの絶縁層の露 出した領域上に、肉厚金属導体の厚さに相当する厚さを有するＬＴＯ材料製の第 １層を堆積する工程。 ・ 絶縁体に変えるべき前記少なくとも１つの領域に相当する第１サブパターン に前記ＬＴＯ材料製の第１層をエッチングする工程。この工程は前記絶縁体に変 える少なくとも１つの領域に相当する個所を露出させる少なくとも１つの凹所を 形成する。 ・ 前記導電性のエッチング防止材料の前記露出させた少なくとも１つの領域を 絶縁体に変える工程。 ・ 前記ＬＴＯ材料製の第１層を、前記導電性のエッチング防止層のうちの導電 性のままとすべき前記少なくとも１つの領域の少なくとも一部分に相当する第２ サブパターンにエッチングする工程。この工程は前記少なくとも一部分に相当し 、これを露出する少なくとも１つの凹所を形成する。 ・ 前記導電性のままとすべき少なくとも１つの領域と、この領域の前記少なく とも一部分に対応する前記凹所に金属導体材料を充填して、それぞれの肉厚導体 を形成する工程。 前記基板の固有抵抗は１００Ω−ｃｍ以上とし、且つ前記少なくとも１つの絶 縁層が２．０μｍ以上の厚さを有する酸化物材料製のＲＦ分離層を具えて、基板 とのＲＦ干渉を強力に抑えるようにするのが好適である。図面の簡単な説明 図１は本発明により製造される第１配置のＭＭＩＣ構成部品の構成部材を上か ら見た図である。 図２Ａ〜図２Ｅは図１のII−II線上で切った種々の製造工程段中における順次 の断面図である。 図３Ａ〜図３Ｅは図１のIII−III線上で切った種々の製造工程段中における順 次の断面図である。 図４Ａ〜図４Ｅは図１に示したのと同じＭＭＩＣ構成部品の第２配置のものを 本発明により製造する種々の工程段中の順次の断面図である。好適実施例の説明 図１は基板Ｓ上に堆積した多層中に埋設される３個の受動マイクロ波回路構成 部品の構成部材を頂部から見た図を示す。これらの構成部品には抵抗Ｒ、インダ クタＬ及びコンデンサＣが含まれ、これらの配置及び相互接続関係がはっきりわ かるようにＭＭＩＣの他の全ての層が透明であるかのように示してある。本発明 により製造し得る回路構成部品のこの模範的な例では、抵抗、インダクタ及びコ ンデンサをストリップ−タイプの伝送線路Ｔにより電気的に直列に接続する。 図２、図３及び図４は本発明の模範的な例に従って図１のマイクロ波回路構成 部品を形成し、且つ相互接続する順次の工程段を示す。特に： ・ 図２Ａ〜図２Ｅは図１のII−II線上での順次の断面図で、特に抵抗Ｒとイン ダクタＬの部分を形成する工程中の断面図を示し； ・ 図３Ａ〜図３Ｅは図１のIII−III線上での順次の断面図で、特にコンデンサ Ｃの部分を形成する工程中の断面図を示し； ・ 図４Ａ〜図４Ｅは図１のものと同様に形成するが、相並べて配置するコンデ ンサＣ′、抵抗Ｒ′及びインダクタＬ′の部分を形成する工程中の順次の断面 図を示している。 本発明による好適な製造工程を説明するに当り、図２，図３及び図４を一緒に 考察するが、これはこれらの図を別々に考察するよりも製造工程を包括的にまと めて考察する方がわかり易いからである。 図２Ａ，図３Ａ及び図４Ａは下記の製造工程を実施した後に得られるマイクロ 波回路構成部品の形成時における第１製造段階を示す： ・ ２つの異なる単結晶シリコンウェハを用いて接着兼エッチバック法により絶 縁体上シリコン（ＳＯＩ）基板を形成する工程。一方のウェハは隣接する基板材 料とは異なる不純物添加レベルを有する薄いエピタキシャル層を有している。 次いで２つのウェハの表面を酸化し、これらのシリコン酸化物の表面を、例え ば炉内での加熱により互いに熱的に接着する。 ・ エピタキシャル層を有するウェハを化学−機械研磨処理を用いてほぼエピタ キシャル層まで研削する工程。この場合、このウェハの残りの部分をエピタキシ ャル層まで選択的に化学エッチング処理して、シリコン基板Ｓと、シリコン酸化 物の絶縁層１０と、シリコン層１２とを残存させる。シリコン基板Ｓの固有抵抗 は電気損を最小とすべく１００Ω−ｃｍより大きくするのが好適である。酸化物 絶縁層１０は特にＲＦ分離層として作用し、その厚さは２．０μｍ以上とする。 シリコン層１２の厚さはマイクロ波用途用にほぼ０．２〜１．５μｍの範囲内の 厚さとするのが好適である。 ・ 絶縁層１０の個所に、この層レベルにてマイクロ波回路部品の導電性素子と して作用する所定パターンの導電性エッチング防止材料層を形成する工程。この 例では、エッチング防止材料層は、シリコン層１２におけるコンデンサＣ又はＣ ′の電極を形成すべき領域１４内にドーパントを注入することにより形成する。 シリコン層１２の残りの領域１３は、例えば熱酸化処理により絶縁酸化物層に変 える。エッチング防止材料層のパターンは、シリコン層１２を除去してから、絶 縁層１０の上に直接金属薄膜電極を堆積することにより形成することもできる。 しかし、シリコン層１２は基板上のどこかに形成するかもしれない能動デバイス の形成に用いることができる。 ・ 領域１４を含むシリコン層１２の上に絶縁層１６、例えば厚さが約０．０５ μｍのシリコン酸化物層を堆積する工程。これは、例えば熱酸化処理によって行 なうことができる。コンデンサの電極用に不純物添加したシリコン領域１４を用 いるのではなくて、金属薄膜電極を用いる場合には、金属薄膜電極の上に、例え ばシリコン二酸化物の如き酸化物を化学蒸着することにより誘電層を設けること ができる。 ・ 絶縁層１６の上に、例えば化学蒸着法により、約０．５μｍの厚さを有する 不純物添加多結晶シリコン層の如き或る所定パターンの導電性エッチング防止材 料層を堆積する工程。このパターンはエッチング防止個所、抵抗及び／又は例え ばコンデンサ用の電極を必要とする個所を形どった多結晶シリコンの領域１８に よって形成される。なお、図１及び図３から明らかなように、好適実施例ではコ ンデンサ電極１８及び１４を組み合わせて、それぞれの電極１８が相俟って第１ の容量性プレートを形成し、且つ電極１４が相俟って第２の容量性プレートを形 成するようにする。こうして金属導体による各プレートにおける電極の相互接続 を促進して、不純物添加のシリコン電極の導電率が低くなるのを補償する。 ・ 不純物添加した多結晶シリコン領域１８の上及び露出した絶縁層１６又は１ ０の上に、例えば化学蒸着法により厚い低温酸化物（ＬＴＯ）層２０、例えば厚 さが３μｍ以上、例えば５μｍのシリコン酸化物層を堆積する工程。ＬＴＯ材料 としては約４５０℃以下の温度で処理できるものとするのが好適である。 ・ 不純物添加した多結晶シリコン領域１８のうちで、導電性のままとする必要 のない選択領域に相当する第１サブパターンにＬＴＯ層２０を選択的にエッチン グする工程。図１〜図４に示した例におけるこのような領域は抵抗素子も、容量 性プレートも形成すべきでない領域を全て含んでいる。エッチングは異方性の反 応性イオンエッチングのような方法により行なうのが好適である。このエッチン グ工程は選択領域１８が露出されるまで続行して、これによりＬＴＯ層に領域１ ８のうちの選択領域に相当する凹所を形成する。 図２Ｂ，図３Ｂ及び図４Ｂは下記の追加の製造工程を実施した後に得られるマ イクロ波回路部品の形成時における第２製造段階を示す： ・ エッチング防止材料の領域１８のうちの露出した個所を、例えば熱酸化によ り酸化処理して、これらの露出個所を絶縁領域１８′に変える工程。なお、この 工程は導電性にとどめる必要のない密に離間される領域１８が互いに電気的に短 絡されないようにして行なう。例えば、インダクタＬの下にあるいずれかの領域 １８が互いに接触してしまう場合でも、これらの領域を絶縁体１８′に変えるこ とにより、導体で形成される厚い導電材料製の隣接するターンを短絡しなくなる 。このような密に離間される領域がない場合には、斯かる酸化工程をなくし、エ ッチング工程Ｇ及びＩを単一工程として実施することができる。 図２Ｃ，図３Ｃ及び図４Ｃはマイクロ波回路構成部品の形成時における下記の 追加の製造工程を実施した後に得られる第３製造工程段における断面図を示す。 ・ 前記ＬＴＯ層２０及び前記絶縁層１６を、前記残存領域１８及び前記領域１ ４のうちの、肉厚金属導体を介して電気的な接続を行なうべき部分に相当する第 ２サブパターンに選択的にエッチングする工程。このエッチング工程も異方性の 反応性イオンエッチングの如き方法により行なうのが好適である。このエッチン グ工程は残存領域１８及び前記領域１４が露出して、前記肉厚金属導体を形成す べき位置に相当する前記ＬＴＯ層の個所に凹所が形成されるまで続行する。 ・ 約１０００Åの厚さのチタン層の如き薄い付着層２２を堆積する工程。この 層は肉厚の金属導体を被着するための付着面を成し、これは金属導体、例えば銅 が隣りの酸化物材料内へ拡散するのを阻止する障壁として作用する。図２Ｃ及び 図３Ｃでは層２２をスパッタリングによるような方法によりＬＴＯの全露出面上 及び露出した表面領域１４，１８及び１８′の上に被着する。図４Ｃは薄いチタ ンの付着層をスパッタリングとスパッタエッチングとを組合せるような方法によ り、凹所の壁部上と、露出した表面領域１４，１８，１８′の上に選択的に堆積 する別の工程を示している。 ・ 付着層２２の上に化学蒸着によるような方法により銅の如き肉厚の金属層２ ４を堆積する工程。この堆積工程は肉厚金属層がＬＴＯにおける凹所を満たすま で続行する。図２Ｃ及び図３Ｃに示したような共形化学蒸着法は簡単であるから 好適である。この種の方法を用いる場合、金属の堆積は単にＬＴＯにおける凹所 が満たされ、その表面が付着層２２の上を覆うまで続行する。その代わ りに、図４Ｃに示したような選択的な化学蒸着法を用いることもできる。この方 法では、金属材料を凹所内及び凹所内の付着材料層の上に選択的に堆積する。 図２Ｄ，図３Ｄ及び図４Ｄはマイクロ波回路構成部品の形成時における第４段 階で、下記の追加の工程を実施した後に得られる断面図を示す。 ・ＬＴＯ層２０の上側表面上に堆積された金属材料２４を除去する工程。図４Ｃ に示すように、選択化学蒸着法を用いた場合には、斯様な金属材料は存在してな い。しかし、図２Ｃ及び図３Ｃにおけるような共形化学蒸着法を用いた場合には 、ＬＴＯ層の上側表面上の堆積金属を化学−機械研磨のような方法により除去す ることができる。このような研磨法については、例えばS．P．Murarka 外著の論 文、“「Inlaid Copper Multilevel Interconnections Using Planarization by Chemical-Mechanical Polishing」，Material Research Society Bulletin（１ ９９３年６月）”及びJ．M．Steigerwald 外著の論文“「Electrochemical Effe cts on Chemical Mechanical Polishing and Corrosion Rate of Copper Films 」，Material Research Society Bulletin（１９９３年６月 ）”に記載されて いる。 ・ 肉厚金属層２４の露出した表面上に不活性層２６を選択的に堆積する工程。 これは、例えば金属層２４をＳｉＨ₄の如きシリコン化合物と選択的に反応さ せることによって行なうことができる。 図２Ｅ，図３Ｅ及び図４Ｅはマイクロ波回路構成部品の形成時における第５段 階で、下記の追加の製造工程を実施した後に得られる断面図を示す。 ・ 第１ＬＴＯ層２０と不活性層２６の領域の上に約０．３μｍの厚さを有する 第２ＬＴＯ層２８を堆積する工程。 ・ ＬＴＯ層２８を、例えば通常のホトリソグラフィ露光兼エッチング方法によ って、肉厚金属層２４への電気接点を形成すべき個所に相当するパターンに選択 的にエッチングする工程。 ・ 図１のストリップタイプの伝送線路Ｔの如き、肉厚金属層２４の露光領域に 電気的に接触させるべき導体トラックに対応するパターンに金属層３０を堆積す る工程。これはスパッタリング、露光及び反応性イオンエッチングの如き通常の ホトリソグラフィ露光兼エッチング法によって行なう。金属層３０はアル ミニウムのような物質で構成し、且つその厚さを層２４に比べて比較的薄く、例 えば１．５〜５．０μｍとするのが好適である。特に、エレクトロマイグレーシ ョン又はアルミニウムスパイキングが問題となる場合には、Ａｌ−Ｃｕ及びＡｌ −Ｃｕ−Ｓｉの如きアルミニウム合金を用いることもできる。

Claims (1)

1. 【特許請求の範囲】 １．肉厚金属導体を含むモノリシックマイクロ波集積回路を製造する方法であっ て、該方法が： ａ．シリコン基板上に絶縁体上シリコンの層構体を形成する工程と； ｂ．前記シリコン層の少なくとも１つの所定領域に導電材料の層を形成すべ く不純物を添加する工程と； ｃ．少なくとも前記導電材料層の上に絶縁層を堆積する工程と； ｄ．前記絶縁層上の所定パターンの領域に、絶縁体に変えることのできる導 電性のエッチング防止材料層を堆積する工程であって、前記パターンが導電性の ままとすべき少なくとも１つの領域と、絶縁体に変えるべき少なくとも１つの領 域とを含むようにする導電性のエッチング防止材料層堆積工程と； ｅ．前記導電性のエッチング防止材料層の上及び前記絶縁層の露出している 領域の上に前記肉厚金属導体の厚さに相当する厚さを有しているＬＴＯ材料製の 第１層を堆積する工程と； ｆ．前記ＬＴＯ材料製の第１層を、前記導電性のエッチング防止材料層のう ちの、前記絶縁体に変えるべき少なくとも１つの領域に相当する第１サブパター ンにエッチングして、前記少なくとも１つの領域を露出させ、且つ前記少なくと も１つの領域に相当する少なくとも１つの凹所を前記ＬＴＯ材料層に形成するエ ッチング工程と； ｇ．前記導電性のエッチング防止材料層の前記露出させた少なくとも１つの 領域を絶縁体に変える工程と； ｈ．前記ＬＴＯ材料製の第１層を、前記導電性のエッチング防止材料層のう ちの、導電性のままとすべき少なくとも１つの領域の少なくとも一部分に相当す る第２サブパターンにエッチングして、前記少なくとも一部分を露出させ、且つ 前記少なくとも一部分に相当する少なくとも１つの凹所を前記ＬＴＯ材料層に形 成するエッチング工程と； ｉ．前記ＬＴＯ材料層に形成した凹所を画成する壁部の上及び前記露出させ た少なくとも一部分の上に薄い付着層を堆積する工程と； ｊ．前記少なくとも１つの領域と、前記少なくとも一部分に対応する凹所に 、前記薄い付着層に付着し、且つそれぞれの肉厚導体を形成する金属導体材料を 充填する工程と； を具えていることを特徴とするモノリシックマイクロ波集積回路の製造方法。 ２．ａ．前記肉厚導体の露出部分の上に導電性の不活性層を選択的に堆積する工 程と； ｂ．前記不活性層の上及び前記ＬＴＯ材料製の第１層の露出領域の上にＬＴ Ｏ材料製の第２層を堆積する工程と； ｃ．前記ＬＴＯ材料製の第２層を選択的にエッチングして、前記不活性層に 前記肉厚導体の各１つへの電気的接点を形成すべき少なくとも１つの領域を露出 させるエッチング工程と； ｄ．前記不活性層の露出した少なくとも１つの領域の上に導電層を選択的に 堆積して前記電気接点を形成する工程； も具えていることを特徴とする請求の範囲１に記載の方法。 ３．前記シリコン基板の固有抵抗を１００Ω−ｃｍ以上とすることを特徴とする 請求の範囲１又は２に記載の方法。 ４．前記導電性のエッチング防止材料を、不純物を添加した多結晶シリコンとす ることを特徴とする請求の範囲１又は２に記載の方法。 ５．前記導電性のエッチング防止材料層を酸化処理により絶縁体に変えることを 特徴とする請求の範囲４に記載の方法。 ６．前記エッチング防止材料層のうちの導電性のままとすべき少なくとも１つの 領域が電極を構成することを特徴とする請求の範囲１に記載の方法。 ７．前記電極がコンデンサの１つの構成要素を成すことを特徴とする請求の範囲 ６に記載の方法。 ８．前記エッチング防止材料層のうちの導電性のままとすべき少なくとも１つの 領域が抵抗を構成することを特徴とする請求の範囲１に記載の方法。 ９．前記肉厚導体の少なくとも１つがインダクタを構成することを特徴とする請 求の範囲１に記載の方法。 １０．少なくとも１つの肉厚導体がインダクタの巻線を形成することを特徴とす る請求の範囲９に記載の方法。