KR19990028850A - 두꺼운 도체를 갖는 모노리식 마이크로파 회로를 제조하는 방법 - Google Patents
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Abstract
모노리식 마이크로파 집적 회로(MMIC)는, 두꺼운 저손실 금속 부재를 포함하는 다중레벨 도전성 부재를 형성하는 방법에 의해 제조된다. 이 저손실 금속 부재는 인덕터 및 상호접속 회로 소자를 형성하는데 특히 유용하다. MMIC는 고저항률 실리콘 기판을 갖는 실리콘-온-인슐레이터 구조물의 두꺼운 산화물층상에 형성되어 기판과의 RF 간섭을 억제한다.
Description
발명의 배경
1. 발명의 분야
본 발명은 일체화된 수동 소자를 위한 도전성 부재를 갖는 모노리식 마이크로파 집적 회로(monolithic microwave integrated circuit; MMIC)를 제조하는 방법에 관한 것이다.
2. 종래 기술의 설명
반도체 회로의 제조는 복잡한 공정이다. 하나 이상의 수동 소자를 포함하는 모노리식 마이크로파 회로가 MMIC에 포함되어야 하는 경우에는 더욱 복잡해진다. 예를 들면, 각각의 캐패시터는 다중레벨 도전성 플레이트를 필요로 하고, 각각의 저항은 사전설정된 도전도 및 사전설정된 크기를 갖는 재료의 층을 필요로 하며, 각각의 인덕터는 높은 Q의 금속 도체를 필요로 한다. 본 명세서에서 사용되는 바와 같이, "도전성"이란 용어는 금속과 같은 높은 도전성 재료, 및 도핑된 반도체와 같은 낮은 도전성 재료를 모두 포함하는 용어로 해석된다.
또한, 마이크로파 주파수에서의 전기적 손실을 최소화하기 위해, 두꺼운 금속 도체는 수동 소자에 대한 전기적인 접속을 이루기 위해서 그리고 인덕터 와인딩을 위해서 이용되어야 한다. 본 명세서에서 사용되는 바와 같이, "두껍다"라는 용어는 금속 도체층에 적용된 경우, 도체에 의해 운반되는 신호의 최상의 동작 마이크로파 주파수에서 금속 도체 스킨 깊이(skin depth)의 적어도 2배의 층 두께를 의미하는 용어로 해석되어야 한다.
집적 회로내에서 도전성 부재를 형성하는 알려진 방법은 너무 복잡하거나 마이크로파 주파수에서의 동작에 이상적으로 적합한 집적 회로를 제조할 수 없다. 예를 들면, 미국 특허 제 4,789,648 호는 기판상에 다중레벨 금속/절연체막을 생성하고 패터닝된 도전성 라인을 스터드 라인을 접속함과 동시에 형성하는 매우 간단한 공정을 개시한다. 그러나, 공정에 이용된 금속 에칭-방지층은 에칭 단계가 수행된 후에는 완전히 제거하는 것이 어렵다. 이로 인해 차후에 침착된 도전층이 전기적으로 접속되지 않아야 하는 영역내에서 금속 에칭-방지층의 사용을 효과적으로 방지한다.
발명의 개요
본 발명의 목적은 하나 이상의 수동 소자를 형성하고/형성하거나 이러한 소자에 전기적으로 접속되는 두꺼운 금속 도체를 갖는 MMC를 효과적으로 제조하는데 유용한 방법 및 재료의 조합을 제공하는 것이다.
본 발명의 다른 목적은 이러한 두꺼운 금속 도체를 포함하여 다중레벨 구조물을 용이하게 제조하면서, 이 구조물이 제조되는 기판과의 RF 간섭을 억제함으로써 MMIC의 성능을 향상시키는 방법을 제공하는 것이다.
본 발명에 따르면, 이러한 MMC는 다음과 같은 단계들을 포함하는 공정에 의해 제조되는데, 즉
· 절연 실리콘 기판상에 적어도 하나의 절연층을 형성한다.
· 적어도 하나의 절연층상에, 절연성 재료로 변환가능한 도전성 에칭-방지재료의 사전설정된 패턴을 침착한다. 이 패턴은 도전성으로 유지되어야 하는 적어도 하나의 영역 및 절연성 재료로 변환되어야 하는 적어도 하나의 영역을 포함한다.
· 에칭-방지 재료의 패턴 및 적어도 하나의 절연층의 임의의 노출된 영역상에, 두꺼운 금속 도체의 두께에 대응하는 두께를 갖는 제 1 LTO 재료층을 침착한다.
· 절연성 재료로 변환되어야 하는 상기 적어도 하나의 영역에 대응하는 제 1 서브패턴으로 제 1 LTO 재료층을 에칭한다. 이것은 상기 적어도 하나의 영역에 대응하고 그를 노출시키는 적어도 하나의 캐비티를 형성한다.
· 도전성 에칭-방지 재료의 상기 노출된 적어도 하나의 영역을 절연성 재료로 변환한다.
· 도전성으로 유지되어야 하는 도전성 에칭-방지 재료의 상기 적어도 하나의 영역의 적어도 한 부분에 대응하는 제 2 서브패턴내에서, 제 1 LTO 재료층을 에칭한다. 이것은 적어도 하나의 부분에 대응하고 그를 노출시키는 적어도 하나의 캐비티를 형성한다.
· 각각의 두꺼운 도체를 형성하기 위해 상기 적어도 하나의 영역 및 상기 적어도 한 부분에 대응하는 캐비티들을 금속 도체 재료로 채운다.
바람직하게, 실리콘 기판은 100 Ohm-cm보다 큰 저항률을 갖고, 상기 적어도 하나의 절연층은 기판과의 RF 간섭을 강하게 억제하기 위해 2.0㎛보다 두꺼운 두께를 갖는 산화물 재료의 RF 분리층을 포함한다.
도 1은 본 발명에 따라 제조된 MMIC 소자의 제 1 배치의 구조적 부재의 평면도이다.
도 2a 내지 2e는 제조의 각종 스테이지 동안 도 1의 라인 Ⅱ-Ⅱ을 따라 취해지는 연속적인 횡단면도이다.
도 3a 내지 3e는 제조의 각종 스테이지 동안 도 1의 라인 Ⅲ-Ⅲ을 따라 취해지는 연속적인 횡단면도이다.
도 4a 내지 4e는 본 발명에 따른 제조의 각종 스테이지 동안, 도 1에 도시된 바와 동일한 MMIC 소자의 제 2 배치의 연속적인 횡단면도이다.
바람직한 실시예의 설명
도 1은 기판 S상에 침착된 다중층내에 매립되는 3개의 수동 마이크로파 소자의 구조적 부재의 평면을 도시한다. 소자는 저항 R, 인덕터 L 및 캐패시터 C를 포함하는데, 이들은, 소자의 배치 및 상호접속을 명확하게 도시하기 위해 MMIC의 다른 모든 층들이 투명한 것처럼 도시되어 있다. 본 발명에 따라 제조될 수 있는 회로 소자의 이러한 예시적인 배치에서, 저항, 인덕터 및 캐패시터는 스트립형 전송선 T에 의해 직렬로 전기적으로 접속되어 있다.
도 2, 3 및 4는 본 발명의 예시적인 실시예에 따른 도 1의 마이크로파 회로 소자를 형성하고 상호접속하는 연속적인 스테이지를 도시한다. 보다 구체적으로는,
· 도 2a 내지 2e는 도 1의 라인 Ⅱ-Ⅱ을 따라 취해지는 연속적인 횡단면도로서, 특히 저항 R 및 인덕터 L 부분의 형성을 도시하는 도면이다.
· 도 3a 내지 3e는 도 1의 라인 Ⅲ-Ⅲ을 따라 취해지는 연속적인 횡단면도로서, 특히 캐패시터 C 부분의 형성을 도시하는 도면이다.
· 도 4a 내지 4e는 도 1과 유사하게 형성되었지만 나란하게 배치되는 캐패시터 C', 저항 R' 및 인덕터 L'의 연속적인 횡단면도이다.
본 발명에 따른 바람직한 방법의 단계들을 설명하는데 있어, 도 2, 3 및 4는 모두 함께 참조되는데, 이것은 이들 도면을 개별적으로 참조하는 것보다 단계들을 더욱 이해하기 좋게 예시할 수 있기 때문이다.
도 2a, 도 3a 및 도 4a는 마이크로파 회로 소자의 형성시에 다음과 같은 방법의 단계들이 수행된 후에 존재하는 제 1 스테이지를 도시한다.
· 2개의 상이한 단결정 실리콘 웨이퍼를 이용하는 본드-앤드-에칭백 방법에 의해 실리콘-온-인슐레이터(SOI) 기판을 형성한다. 웨이퍼중 하나는 인접한 기판 재료와 상이하게 도핑된 얇은 에피택셜층을 갖는다. 그 다음에 2개의 웨이퍼의 표면을 산화시키는데, 이들 실리콘 이산화물 표면은, 예를 들면 용광로내에서 가열함으로써 열적으로 함께 접착된다.
· 화학적-기계적 폴리싱 공정을 이용하여, 웨이퍼를 거의 에피택셜층까지 깍아 내려간다. 그다음에 이러한 웨이퍼의 나머지는 에피택셜층까지 선택적으로 화학적 에칭되어, 실리콘 기판 S, 실리콘 이산화물 절연층(10), 실리콘층(12)을 남긴다. 바람직하게 기판 S는 전기적인 손실을 최소화하기 위해 100 Ohm-cm보다 작은 저항률을 가질 것이다. 산화물 절연층(10)은, 특히 RF 분리층으로서 기능하고, 2.0㎛보다 두꺼운 두께를 가져야 한다. 실리콘층(12)은 바람직하게 마이크로파 응용을 위해 대략 0.2 내지 1.5㎛ 범위의 두께를 갖는다.
· 절연층(10)에서 도전성 에칭-방지 재료의 사전설정된 패턴을 형성하는데, 이 도전성 에칭-방지 재료는, 절연층 레벨에서 마이크로파 회로 소자의 도전성 소자로서 기능할 것이다. 본 실시예에서, 이것은 캐패시터 C 또는 C'의 전극을 형성하는 실리콘층(12)의 소정의 영역(14)에 도펀트를 주입함으로써 행해진다. 실리콘층(12)의 나머지 영역(13)은, 예를 들면 열적 산화에 의해 절연 산화물층으로 변환된다. 대안적으로, 에칭-방지 재료의 패턴은 층(12)을 제거하고 금속막 전극을 절연층(10)상에 직접 침착함으로써 형성될 수도 있다. 그러나, 실리콘층(12)은 기판상의 어딘가에 형성될 수 있는 능동 디바이스에서 이용될 수도 있다.
· 영역(14)을 포함하는 실리콘층(12)상에 절연층(16), 예를 들면 대략 0.05㎛의 두께를 갖는 실리콘 이산화물층을 침착한다. 이것은, 예를 들면 열적 산화 공정에 의해 행해질 수도 있다. 대안적으로, 캐패시터 전극으로 금속막 전극이 사용되는 경우, 예를 들면 실리콘 이산화물과 같은 산화물의 화학적 기상 증착에 의해, 도핑된 실리콘 영역(14) 대신에 유전체층이 금속 전극상에 제공될 수도 있다.
· 절연층(16)상에, 예를 들면 화학적 기상 증착에 의해, 대략 0.5㎛의 두께를 갖는 도핑된 다결정 실리콘층과 같은 도전성 에칭-방지 재료의 사전설정된 패턴을 침착한다. 이러한 패턴은 에칭-방지재, 저항 및/또는, 예를 들면 캐패시터용 전극이 요구되는 곳마다 다결정 실리콘의 성형된 영역(18)에 의해 형성된다. 도 1 및 도 3으로부터 바람직한 실시에에서는 캐패시터 전극(18, 14)이 맞물려져서, 전극(18)은 모두 제 1 용량성 플레이트를 형성하고 전극(14)은 모두 제 2 용량성 플레이트를 형성함을 알 수 있다. 이는 금속 도체에 의한 각 플레이트내의 전극의 상호접속을 촉진하여 도핑된 실리콘 전극의 금속보다 낮은(lower-than-metal) 도전성을 보상한다.
· 예를 들면, 화학적 기상 증착에 의해, 도핑된 다결정 실리콘 영역(18) 및 노출된 절연층(16), 또는 (10)상에, 두꺼운 저온 산화물(LTO)층(20), 3㎛보다 두꺼운 두께, 예를 들면 5㎛의 두께를 갖는, 예를 들면 실리콘 산화물층을 침착한다. 적절한 LTO 재료는 대략 450℃ 미만의 온도에서의 공정을 가능하게 할 재료이다.
· 도전성으로 유지될 필요가 없는 도핑된 다결정 실리콘의, 영역(18)중 선택된 영역에 대응하는 제 1 서브패턴내에서, LTO층(20)을 선택적으로 에칭한다. 도 1 내지 도 4에 의해 도시된 예에서, 이러한 영역은 저항성 소자 또는 용량성 플레이트중 어느 것도 형성하지 않아야 하는 모든 영역을 포함한다. 바람직하게 에칭은 이방성 반응성 이온 에칭과 같은 공정에 의해 행해진다. 이러한 에칭 단계는 선택된 영역(18)이 노출될 때까지 계속되어, 영역(18)중 선택된 영역에 대응하는 LTO층내에 캐비티를 형성한다.
도 2b, 3b 및 4b는 마이크로파 회로 소자의 형성시에 다음과 같은 부가적인 방법의 단계가 수행된 후에 존재하는 제 2 스테이지를 도시한다.
· 예를 들면, 열적 산화에 의해, 에칭-방지 재료의 영역(18)중 노출된 영역을 산화시켜 이들을 절연 영역(18')으로 변환한다. 이 단계는 도전성으로 유지될 필요가 없는 임의의 근접하게 이격된 영역(18)이 모두 전기적으로 단락되지 않는 것을 보장하기 위해 행해진다는 것에 주의한다. 예를 들면, 인덕터 L의 밑에 놓이게 될 영역(18)중 어느 영역이 서로 접촉하게 되는 경우, 이들 영역이 절연성 재료(18')로 변환하게 되어 도체를 형성할 두꺼운 도전성 재료의 인접한 재료들의 단락을 방지할 것이다. 이러한 근접하게 이격된 영역이 없는 경우, 이러한 산화 단계는 생략될 수도 있고 에칭 단계 G 및 I는 단일 단계로서 수행될 수도 있다.
도 2c, 3c 및 4c는 마이크로파 회로 소자의 형성시에 다음과 같은 부가적인 방법의 단계가 수행된 후에 존재하는 제 3 스테이지를 도시한다.
· 두꺼운 금속 도체를 통해 전기적인 접속이 이루어지는 나머지 영역(18)의 부분, 및 영역(14)의 부분에 대응하는 제 2 서브패턴내에서, LTO층(20) 및 절연층(16)을 선택적으로 에칭한다. 또한, 이 에칭은 바람직하게 이방성 반응성 이온 에칭과 같은 공정에 의해 행해진다. 이러한 에칭 단계는 나머지 영역(18), 및 영역(14)이 노출될 때까지 계속되어, LTO층내에 이들 두꺼운 금속 도체가 형성되어야 하는 위치에 대응하는 캐비티를 형성한다.
· 대략 1000Å 두께의 티타늄층과 같은 얇은 접착층(22)을 침착한다. 이러한 층은 도포될 두꺼운 금속 도체에 대해 접착 표면을 제공할 것이고 금속 도체, 예를 들면 구리가 인접한 산화물 재료내로 확산되는 것에 대한 장벽으로서 동작할 것이다. 도 2c 및 3c에서, 층(22)은 LTO의 모든 노출된 표면상에, 그리고 노출된 표면 영역(14, 18, 18')상에, 스퍼터링과 같은 공정에 의해 도포된다. 도 4c는 캐비티 벽상에 그리고 노출된 표면 영역(14, 18, 18')상에, 스퍼터 에칭과 조합하여 스퍼터링과 같은 공정에 의해 얇은 티타늄 접착층이 선택적으로 침착되는 다른 단계를 도시한다.
· 화학적 기상 증착에 의해 접착층(22)상에, 구리와 같은 두꺼운 금속층(24)을 침착한다. 이러한 침착 단계는 두꺼운 금속층이 LTO내의 캐비티를 채울 때까지 계속된다. 도 2c 및 3c에 도시되어 있는 바와 같이, 그 간략성 때문에, 적합 화학적 기상 증착 공정이 바람직하다. 이러한 유형의 공정이 이용되는 경우, LTO내에 캐비티가 채워지고 그 표면이 접착층(22)상에 피복될 때까지 단순히 금속 침착이 계속된다. 대안적으로, 도 4c에 도시되는 바와 같이, 선택적인 화학적 기상 증착 공정이 이용될 수도 있다. 이러한 공정에서 금속 재료가 캐비티내로 그리고 캐비티내의 접착 재료(22)상으로 선택적으로 침착된다.
도 2d, 3d 및 4d는 마이크로파 회로 소자의 형성시에 다음과 같은 부가적인 방법의 단계가 수행된 후에 존재하는 제 4 스테이지를 도시한다.
· LTO층(20)의 상부 표면상에 침착된 모든 금속 재료(24)를 제거한다. 도 4c에 도시되어 있는 바와 같이, 선택적인 화학적 기상 증착이 이용된 경우, 이러한 재료는 존재하지 않는다. 그러나, 도 2c 및 3c에서와 같이, 적합 화학적 기상 증착 공정이 이용된 경우, LTO층의 상부 표면상의 금속 침착물은 화학적 기계적 폴리싱과 같은 방법에 의해 제거될 수 있다. 이러한 폴리싱 방법은, 예를 들면, 에스. 피. 무라카(S. P. Murarka) 등에 의해 1993년 6월, "Inlaid Copper Multilevel Interconnections Using Planarization by Chemical-Mechanical Polishing, Material Research Society Bulletine" 및 제이. 엠. 스타이거왈드(J. M. Steigerwald) 등에 의해 1993년 6월, "Electrochemical onics Effects on Chemical Mechanical Polshing and Corrosion Rate of Copper Films, Material Research Society Bulletine"에 기술되어 있다.
· 두꺼운 금속층(24)의 노출된 표면 영역상에 패시베이션층(26)을 선택적으로 침착한다. 이것은, 예를 들면 금속층(24)을 SiH4와 같은 실리콘 화합물과 선택적으로 반응시킴으로써 행해질 수도 있다.
도 2e, 3e 및 4e는 마이크로파 회로 소자의 형성시에 다음과 같은 부가적인 방법의 단계가 수행된 후에 존재하는 제 5 스테이지를 도시한다.
· 제 1 LTO층(20) 및 패시베이션층(26)의 영역들상에 대략 0.3㎛의 두께를 갖는 제 2 LTO층(28)을 침착한다.
· 두꺼운 금속층(24)에 대해 전기적인 접촉이 이루어지게 될 영역에 대응하는 패턴으로, 예를 들면 통상적인 포토리소그래픽 노출 및 에칭 공정에 의해 LTO층(28)을 선택적으로 에칭한다.
두꺼운 금속층의 노출된 영역과 전기적인 접촉이 이루어지게 될, 도 1의 스트립형 전송선 T와 같은 도전성 트랙에 대응하는 패턴으로 금속층(30)을 침착한다. 이것은 스퍼터링, 광 노출, 및 반응성 이온 에칭과 같은 통상적인 포토리소그래픽 노출 및 에칭 공정에 의해 행해진다. 바람직하게 금속층(30)은 알루미늄과 같은 재료로 이루어지면, 층(24)에 비해 비교적 작은 두께, 예를 들면 1.5 내지 5.0의 두께를 갖는다. Al-Cu 및 Al-Cu-Si과 같은 알루미늄 합금은, 특히 전기이동(electromigration) 또는 알루미늄 스파이킹이 문제가 되는 경우에 이용될 수도 있다.
Claims (10)
- 두꺼운 금속 도체를 포함하는 모노리식 마이크로파 집적 회로를 제조하는 방법에 있어서,a. 실리콘 기판상에 실리콘-온-인슐레이터층 구조물을 형성하는 단계와,b. 적어도 하나의 사전설정된 영역내에서, 실리콘층을 도핑하여 도전성 재료의 층을 형성하는 단계와,c. 적어도 상기 도전성 재료상에 절연층을 침착하는 단계와,d. 사전설정된 영역의 패턴으로 절연성 재료로 변환가능한 도전성 에칭-방지 재료의 층을 상기 절연층상에 침착하는 단계로서, 상기 패턴은 도전성으로 유지되어야 하는 적어도 하나의 영역 및 절연성 재료로 변환되어야 하는 적어도 하나의 영역을 포함하는, 상기 침착하는 단계와,e. 상기 도전성 에칭-방지 재료의 층 및 상기 절연층의 모든 노출된 영역상에, 상기 두꺼운 금속 도체의 두께에 대응하는 두께를 갖는 제 1 LTO 재료층을 침착하는 단계와,f. 상기 절연성 재료로 변환되어야 하는 도전성 에칭-방지 재료의 상기 적어도 하나의 영역에 대응하는 제 1 서브패턴으로, 상기 제 1 LTO 재료층을 통해 에칭하여, 상기 적어도 하나의 영역을 노출시켜서 상기 LTO 재료내에 상기 적어도 하나의 영역에 대응하는 적어도 하나의 캐비티를 형성하는 단계와,g. 상기 도전성 에칭-방지 재료의 상기 노출된 적어도 하나의 영역을 절연성 재료로 변환하는 단계와,h. 도전성으로 유지되어야 하는 상기 도전성 에칭-방지 재료의 상기 적어도 하나의 영역의 적어도 한 부분에 대응하는 제 2 서브패턴으로, 상기 제 1 LTO 재료층을 에칭하여, 상기 부분을 노출시켜서 상기 LTO 재료내에 상기 부분에 대응하는 적어도 하나의 캐비티를 형성하는 단계와,i. 상기 LTO 재료층에 형성된 캐비티를 한정하는 벽과 상기 노출된 적어도 하나의 부분상에 접착층을 침착하는 단계와,j. 상기 적어도 하나의 영역 및 상기 적어도 한 부분에 대응하는 캐비티를, 상기 얇은 접착층에 접착되어 각각의 두꺼운 도체를 형성하는 금속 도체 재료로 채우는 단계를 포함하는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 1 항에 있어서,a. 두꺼운 도체의 노출된 부분들상에 도전성 패시베이션층을 선택적으로 침착하는 단계와,b. 상기 패시베이션층 및 제 1 LTO 재료층의 노출된 영역상에 제 2 LTO 재료층을 침착하는 단계와,c. 상기 두꺼운 도체의 각각의 도체와 전기적인 접촉이 이루어지는 상기 패시베이션층의 적어도 한 영역을 노출시키기 위해 상기 제 2 LTO 재료층을 선택적으로 에칭하는 단계와,d. 상기 전기적인 접촉이 이루어지도록 상기 패시베이션층의 상기 노출된 적어도 한 영역상에 도체층을 선택적으로 침착하는 단계를 더 포함하는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘 기판은 100 Ohm-cm보다 큰 저항률을 갖는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 도전성 에칭-방지 재료는 도핑된 다결정 실리콘을 포함하는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 4 항에 있어서,상기 도전성 에칭-방지 재료는 산화에 의해 절연성 재료로 변환되는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 1 항에 있어서,도전성으로 유지되어야 하는 상기 에칭-방지 재료의 적어도 한 영역은 전극을 포함하는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 6 항에 있어서,상기 전극은 캐패시터 소자를 포함하는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 1 항에 있어서,도전성으로 유지되어야 하는 상기 에칭-방지 재료의 적어도 한 영역은 저항을 포함하는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 1 항에 있어서,상기 두꺼운 도체의 적어도 하나는 인덕터를 포함하는 모노리식 마이크로파 집적 회로 제조 방법.
- 제 9 항에 있어서,상기 적어도 하나의 두꺼운 도체는 인덕터의 와인딩을 형성하는 모노리식 마이크로파 집적 회로 제조 방법.
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