KR100586067B1 - 전기도금을 이용한 구리배선 형성방법 - Google Patents

Abstract

본 발명은, 전기도금을 이용한 구리배선 형성방법에 관한 것으로서, 금속배선으로서 구리층을 사용할 때, 전극판 역할을 하는 씨드층을 메탈 비어콘택홀내에 적층하여서 금속층으로서, 구리층을 비어홀내에 전기도금으로 형성하여 소자의 전기적인 특성을 향상하고, 공정을 단순화하여 반도체소자의 생산단가를 저감하도록 하는 매우 유용하고 효과적인 발명이다. 또한, 금속층을 평탄화하기 위한 CMP공정을 진행하지 않아도 되므로 메탈라인의 스트레스에 의한 EM특성의 저하를 방지하고 산화막 스트레스에 의한 비아홀의 리프팅 현상도 없앨 수 있다. 그리고, Au 혹은 Pt등을 메탈라인으로 사용할 수 있으므로 소자의 전류 구동 특성을 현저하게 향상하도록 하는 장점을 지닌다.

반도체기판 메탈라인 층간절연막 메탈라인콘택홀 메탈라인마스크 씨드층

Description

전기도금을 이용한 구리배선 형성방법 { Method For Forming The CU Metal Line Using Electroplating }

도 1(a) 내지 1(f)는 종래의 전기도금으로 금속배선을 형성하는 상태를 순차적으로 보인 도면이고,

도 2(a) 내지 도2(f)는 본 발명에 따른 전기도금으로 금속배선을 형성하는 상태를 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

20 : 반도체기판 30 : 제1메탈라인

40 ; 제1층간절연막 50 : 제1메탈라인마스크

60 : 메탈라인콘택홀 70 : 비어콘택마스크

80 : 비어콘택홀 90 : 씨드층

90a : 식각된 씨드층 100 : 제2메탈라인마스크

115 : 제2메탈라인 120 : 제2층간절연막

본 발명은 반도체소자에서 금속배선라인을 형성하는 방법에 관한 것으로서, 특히, 금속배선으로서 구리층을 사용할 때, 전극판 역할을 하는 씨드층을 메탈 비어콘택홀 내에 적층하여서 전기도금법으로 구리배선층을 형성하여 콘택홀의 매립을 용이하게 하고 공정을 단순화하여 소자의 특성을 향상하고 생산단가를 저감하도록 하는 전기도금을 이용한 구리배선 형성방법에 관한 것이다.

일반적으로, 반도체소자의 제조공정에서 비저항이 작고 이엠(EM; Electro-Migration)에 대한 저항이 큰 구리층을 메탈라인(Metal-Line)으로 사용할 것을 고려하고 있으나, 식각이 어렵고, 부식이 확산되는 문제를 지니고 있어서, 실용화에 상당한 어려움을 지니고 있었다.

이를 개선하고 실용화하기 위하여 이중 상감법(Dual Damascence)을 이용하여 콘택홀을 형성하고, 그 콘택홀내에 구리배선층을 형성하도록 한다. 이 것은 메탈콘택홀을 구리가 몰입되기 용이하도록 이중의 너비를 갖도록 콘택홀을 형성하여 그 내부에 구리배선을 형성하는 방법이다.

도면을 참조하여 일반적인 이중상감공정을 진행하는 상태를 살펴 보면, 먼저, 도1(a)에 도시된 바와 같이, 반도체기판(1) 상에 통상의 적층 및 식각 공정을 통하여 제1메탈라인(2)을 형성한 후 제1층간절연층(IMD; Inter Metal Dielectic)(3)을 적층한 상태를 도시하고 있다.

그리고, 도 1(b)는 상기 공정 후에 사진식각술(Photo Lithography)을 이용하여 감광막을 적층한적층한패턴을 형성하여 제1메탈라인(2)에 대하여 개방하는 상태로 제1메탈라인(2)의 두께만큼 메탈라인마스크(4)를 형성하도록 한다. 계속해서 메탈라인마스크(4)를 이용하여 제1층간절연층(3) 상에 메탈라인콘택홀(5)을 형성한다.

그리고, 도 1(c)는 상기 공정 후에 비어콘택마스크(6)를 적층한 후에 재차 사진 식각 기술로 메탈라인간에 콘택패턴을 형성하고, 건식식각(Dry Etch)을 이용하여 제1메탈라인(2)에 대하여 교번적으로 비어콘택홀(7)을 형성한다.

이때, 비어콘택홀(7)은 메탈라인콘택홀(5)에 비하여 너비가 좁도록 형성하도록 한다.

고속동작의 소자인 경우, 저항을 줄이기 위하여 메탈라인을 두껍게 구현하여야 하나 깊은 콘택홀에 대한 메탈층을 매립하는 문제로 인하여 메탈층의 두께를 증대시키는 데 한계가 있다.

도 1(d)는 상기 비어콘택마스크(6)를 제거한 후, 비어콘택홀(7)내에 CVD법 (Chemical Vapor Deposition)혹은 메탈증착 및 유동(Reflow)시켜서 금속층(8)을 매립하는 상태를 도시하고 있다.

이 때, 메탈 리플로우공정을 이용하는 경우, 고온의 열공정이 수반되고, 콘택 키이홀(Contact Key Hole)등이 발생될 가능성이 크다.

도 1(e)는 상기 결과물을 화학기계적연마공정(CMP ; Chemical Mechanical Polishing)을 이용하여 연마하여서 금속층(8) 사이의 제2메탈라인(9)이 서로 드러나도록 한다.

도 1(f)는 상기 결과물 상에 제2층간절연막(10)을 적층하도록 한다.

그러나, 상기 한 바와 같이, 상기 금속층(8)을 CMP연마공정으로 평탄하게 하는 공정을 진행하게 되면, 층간절연막과 직접적으로 스트레스가 발생하게 되어 리프팅(Lifting)이나 EM이 발생하는 원인으로 작용하여 소자의 특성을 저하시키는 문제점을 지니고 있었다.

또한, 패턴의 밀도(Density)에 따른 CMP연마비율에 의하여 메탈라인이 부분적을 얇아져서 소자의 특성을 악화시키는 단점을 지닌다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 금속배선으로서 구리층을 사용할 때, 전극판 역할을 하는 씨드층을 메탈 비어콘택홀 내에 적층하여서 전기도금법으로 구리배선을 형성하므로 소자의 전기적인 특성을 향상하고, 공정을 단순화하여 반도체소자의 생산단가를 저감하는 것이 목적이다.

이러한 목적은 반도체기판 상에 메탈라인을 형성한 후, 연속하여 제1층간절연막을 적층하는 단계와, 상기 결과물 상에 제1메탈라인과 교번적으로 메탈라인콘택홀을 형성하도록 제1메탈라인마스크로 패턴을 형성하는 단계와; 상기 제1메탈라인마스크를 제거한 후에 비어콘택마스크을 적층한 후 상기 메탈라인콘택홀 보다 너비가 좁은 비어콘택홀을 제1메탈라인에 대하여 교번적으로 형성하는 단계와; 상기 비어콘택마스크를 제거한 후 비어콘택홀내에 Ti/Cu/TiN으로 된 씨드층(Seed Layer)을 적층하는 단계와; 상기 단계 후에 비어콘택홀을 제외한 씨드층 상에 제2메탈라인마스크를 형성하는 단계와; 상기 단계 후에 식각으로 비어콘택홀에 적층된 씨드층중에 TiN층을 제거한 후 비어콘택홀 내에 구리로 된 금속층을 전기도금으로 형성하여 제2메탈라인을 단계와; 상기 제2메탈라인마스크를 제거한 후 상부로 노출된 씨드층을 블랭킷 식각으로 제거하고, 이 결과물 상에 제2층간절연막을 적층하는 단계를 포함하는 전기도금을 이용한 구리배선 형성방법을 제공함으로 달성된다.

그리고, 상기 씨드층에서 전극판(Electroplating)층으로서, Cu층 대신에 Au 혹은 Pt를 사용할 수 있고,, 상기 씨드층에서 TiN층을 150 - 250 Å의 두께로 형성하도록 한다.

이하, 첨부한 도면에 의거하여 본 발명에 바람직한 일실시예에 대하여 상세히 설명한다.

도 2(a) 내지 도2(f)는 본 발명에 따른 이중 상감법으로 금속배선을 형성하는 상태를 순차적으로 보인 도면이다.

먼저, 도 2(a)는 반도체기판(20) 상에 메탈라인(30)을 형성한 후, 연속하여 제1층간절연막(40)을 적층하는 상태를 도시하고 있다.

도 2(b)는 상기 결과물 상에 제1메탈라인(30)과 교번적으로, 즉 하나 건너서 하나씩 메탈라인콘택홀(60)을 형성하도록 제1메탈라인마스크(50)로 패턴(Pattern)을 형성하는 상태를 도시하고 있다.

도 2(c)는 상기 제1메탈라인마스크(50)를 제거한 후에 비어콘택마스크(70)을 적층한 후 상기 메탈라인콘택홀(Metal Line Contact Hole)(60) 보다 너비가 좁은 비어콘택홀(Via Contact)(80)을 제1메탈라인(20)에 대하여 교번적으로 형성하는 상 태를 도시하고 있다.

그리고, 도 2(d)는 상기 비어콘택마스크(Via Contact Mask)(70)를 제거한 후, 비어콘택홀(80)내에 Ti/Cu/TiN으로 된 씨드층(90)을 적층하는 상태를 도시하고 있다.

이 때, 상기 씨드층(90)중에서, TiN층을 150 - 250 Å의 두께로 적층하도록 한다.

그리고, 상기 씨드층(90)중에서 전기도금을 할 때, 성장층으로 사용되는, Cu 대신에 Au(금)혹은 Pt(백금)를 사용하도록 한다.

그리고, 상기 단계 후에 비어콘택홀(80)을 제외한 씨드층(90) 상에 패턴을 갖도록 제2메탈라인마스크(100)를 형성하도록 한다.

도 2(e)는 상기 단계 후에 식각으로 비어콘택홀(80)에 적층된 씨드층(90)중에 TiN층을 제거하여 식각된 씨드층(90a)을 형성한 후 비어콘택홀(80) 내에 구리 (Cu)로 된 제2메탈라인(115)을 씨드층(90)에서 노출된 Cu층 상에 메탈라인층 만큼 전기도금으로 형성하는 상태를 도시하고 있다.

그러므로, 상기 제2메탈라인(115)은 제1층간절연막(40)의 상부면에 대하여 1000Å정도 높이로 돌출되도록 하나, 잔여 씨드층(90)을 제거하는 과정에서 최종적으로는 200 - 300Å의 위상차를 갖도록 한다.

도 2(f)는 상기 제2메탈라인마스크(100)을 제거한 후 상부로 노출된 씨드층 (90)을 블랭킷 식각(Blanket Etch)으로 제거하고, 이 결과물 상에 제2층간절연막 (120)을 적층하는 상태를 도시하고 있다.

따라서, 본 발명에 따른 구리도금을 이용한 구리배선 형성방법을 이용하게 되면, 금속배선으로서 구리층을 사용할 때, 전극판 역할을 하는 씨드층을 메탈 비어콘택홀 내에 적층하여서 금속층으로서, 구리층을 비어홀내에 전기도금으로 용이하게 형성하여 소자의 전기적인 특성을 향상하고, 공정을 단순화하여 반도체소자의 생산단가를 저감하도록 하는 매우 유용하고 효과적인 발명이다.

또한, 금속층을 평탄화하기 위한 CMP공정을 진행하지 않아도 되므로 메탈라인의 스트레스에 의한 EM특성의 저하를 방지하고 산화막 스트레스에 의한 비아홀의 리프팅 현상도 없앨 수 있다. 그리고, Au 혹은 Pt등을 메탈라인으로 사용할 수 있으므로 소자의 전류 구동 특성을 현저하게 향상하도록 하는 장점을 지닌다.

Claims (3)

1. 반도체기판 상에 메탈라인을 형성한 후, 연속하여 제1층간절연막을 적층하는 단계와,

   상기 결과물 상에 제1메탈라인과 교번적으로 메탈라인콘택홀을 형성하도록 제1메탈라인마스크로 식각하는 단계와;

   상기 제1메탈라인마스크를 제거한 후에 비어콘택마스크을 적층한 후 상기 메탈라인콘택홀 보다 너비가 좁은 비어콘택홀을 제1메탈라인에 대하여 교번적으로 형성하는 단계와;

   상기 비어콘택마스크를 제거한 후에 비어콘택홀내에 Ti/Cu/TiN으로 된 씨드층을 적층하는 단계와;

   상기 단계 후에 비어콘택홀을 제외한 씨드층 상에 제2메탈라인마스크를 형성하는 단계와;

   상기 단계 후에 식각으로 비어콘택홀에 적층된 씨드층중에 TiN층을 제거한 후 비어콘택홀 내에 구리로 된 제2메탈라인을 전기도금으로 형성하는 단계와;

   상기 제2메탈라인마스크을 제거한 후 상부로 노출된 씨드층을 블랭킷 식각으로 제거하고, 이 결과물 상에 제2층간절연막을 적층하는 단계를 포함하는 것을 특징으로 하는 전기도금을 이용한 구리배선 형성방법.
2. 제 1 항에 있어서, 상기 씨드층에서 전극판층으로서, Cu층 대신에 Au 혹은 Pt를 사용하는 것을 특징으로 하는 전기도금을 이용한 구리배선 형성방법.
3. 제 1 항에 있어서, 상기 씨드층에서 TiN층을 150 - 250 Å의 두께로 형성하는 것을 특징으로 하는 전기도금을 이용한 구리배선 형성방법.

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