KR100720400B1 - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

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Abstract

본 발명은 금속 배선의 신뢰도를 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것으로, 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계; 전면에 베리어 금속층, 촉매 금속층을 차례로 형성하는 단계; 전면에 감광막을 증착하여 비아홀과 트렌치 내부를 매립하고 구조 상부의 촉매 금속층과 베리어 금속층을 제거하는 단계; 비아홀과 트렌치 내부의 감광막을 제거하고 상기 비아홀과 트렌치 내부에만 선택적으로 금속 물질을 충진하는 단계를 포함하여 이루어진다.
무전해도금법

Description

반도체 소자의 금속 배선 형성방법{METHOD FOR FORMING INTERCONNECT STRUCTURES OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도
도 2a 내지 도 2i는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 절연층 22 : 하부 금속 배선
23 : 제 1 캡핑층 24 : 층간 절연막
25 : 베리어 금속층 26 : 촉매 금속층
27 : 감광막 28 : 구리층
29 : 제 2 캡핑층
본 발명은 다층 금속 배선 형성에 관한 것으로 특히, 금속 배선의 신뢰도를 향상시키는데 적당한 반도체 소자의 금속 배선 형성방법에 관한 것이다.
최근의 반도체 집적회로에는 절연을 위해 대개 이산화 실리콘(SiO2) 또는 실리카와 같은 절연층으로 분리된 다층 구조를 포함한다.
그리고, 반도체 소자의 집적도가 증가함에 따라 절연층의 두께는 1??m로 제한되고 있으며, 플러그의 지름은 0.25??m에서 0.18??m 이하로 감소되어, 그 결과로 플러그의 에스팩트 비율(aspect ratio)이 5:1 이상으로 요구된다.
또한, 사이즈가 감소함에 따라서 플러그를 형성하는 물질의 특성이 중요시 되는데, 플러그가 소형화될수록 속도 성능을 위해서 플러그를 형성하는 물질이 더 작은 비저항을 가져야 한다.
일반적으로 반도체 소자의 플러그 및 금속 배선으로 널리 사용하는 금속으로 알루미늄(Al), 알루미늄 합금 및 텅스텐(W) 등이 있다.
그러나, 이러한 금속들은 반도체 소자가 고집적화됨에 따라 낮은 녹는점과 높은 비저항으로 인하여 고집적 반도체 소자에 더 이상 적용이 어렵게 되었다.
따라서, 금속 배선의 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며 이러한 물질들 중 비저항이 낮고 전자 이동(Electro Migration ; EM)과 스트레스 이동(Stress Migration ; SM) 등의 신뢰성이 우수하며, 생산원가가 저렴한 구리 및 구리 합금이 널리 적용되고 있는 추세이다.
이러한 구리를 사용하여 플러그 및 금속 배선을 형성하는 방법은 전해 도금법(Electro Plating), 물리적 기상 증착법(Physical Vapor Deposition ; PVD), 화 학적 기상 증착법(Chemical Vapor Deposition ; CVD), 무전해 도금법(Electroless Plating) 등이 있다.
물리적 기상 증착법은 단차 피복성이 불량하고, 화학적 기상 증착법은 전자 이동의 신뢰성이 떨어지고 증착 속도가 느리다는 단점이 있다.
따라서, 비아홀과 트렌치에 구리 시드층(Seed layer)을 먼저 형성하고 이후 구리 전해 도금법으로 비아홀과 트렌치를 매립하는 공정을 주로 사용하고 있다.
이하, 종래 기술에 따른 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.
종래의 반도체 소자의 금속 배선 형성방법은 도 1a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(1)내에 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질을 매립하여 하부 금속 배선(2)을 형성한다.
이어, 상기 하부 금속 배선(2) 상에 실리콘 질화 물질(SiN)을 증착하여 제 1 캡핑층(capping layer)(3)을 형성하고, 상기 제 1 캡핑층(3) 상에 이산화 실리콘(SiO2) 또는 Low-k 물질을 이용하여 층간 절연막(Inter Metal Dielectric)(4)을 형성한다.
그리고, 상기 층간 절연막(4)을 선택적으로 식각하여 비아홀 및 상부 금속 배선용 트렌치를 형성한다.
여기서, 상기 층간 절연막(4)의 식각은 플라즈마 식각을 포함하는 절연막 식각 공정에 의하여 이루어진다.
또한, 이산화 실리콘 및 유기 물질을 식각하는 기술은 버퍼링된 불화수소 및 아세톤 또는 EKC와 같은 화합물을 이용할 수 있다.
도 1b에 도시한 바와 같이, 클리닝(Cleaning) 공정을 통해 비아홀 내부에 잔존하는 폴리머(Polymer)를 제거한 후, 노출된 전면에 베리어 금속층(5)을 형성한다.
여기서, 상기 베리어 금속층(5)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈(Ta) 또는 탄탈 질화막(TaN)을 이용하여 물리적 기상 증착법으로 형성한다.
그리고, 상기 베리어 금속층(5)은 약 25 내지 400Å, 바람직하게 약 100Å의 두께로 형성한다.
현재는 단차 피복성이 우수한 화학적 기상 증착법(Chemical vapor deposition ; CVD)에 의해 TaN, WC, WN, TiSiN 등을 증착하는 방법을 개발 중에 있다.
이어, 도 1c에 도시한 바와 같이, 비아홀 및 트렌치 내부에 충진되는 금속물질에 대한 양호한 접착을 제공하기 위해 상기 베리어 금속층(5) 전면에 구리 시드층(6)을 증착한다.
여기서, 상기 구리 시드층(6)은 물리적 기상 증착법 또는 화학적 기상 증착법에 의해 200 내지 1000Å의 두께로 증착하여 형성한다.
도 1d에 도시한 바와 같이, 상기 구리 시드층(6) 상에 구리를 전해 도금하여 비아홀과 트렌치를 완전히 매립할 수 있을 정도의 두께로 구리층(6a)을 증착한다.
여기서, 전해액으로는 황산구리(CuSO4)·5H2O, H2SO4 등을 소정의 농도로 혼합하여 사용하며, 구리(Cu)의 농도는 약 17g/L, CuSO4는 약 67g/L, H2SO4는 약 170g/L을 사용하고, 전해액은 상온 약 25℃에서 공급한다.
전해 도금의 구체적인 공정은, 먼저 구리 시드층(6)이 형성된 기판을 전기도금을 진행할 챔버안으로 로딩한 다음, 기판을 전해액에 담근다.
이때, 전해액에 포함된 황산액(H2SO4)에 의해 구리 시드층(6)의 일부가 용해되는데, 일부에서는 시드층이 없어진 부분이 발생한다.
그리고, 전류를 인가하여 비아홀이 매립될 정도의 두께로 구리층(6a)을 형성한다.
이때, 전류가 흐르지 않는 상태에서 황산에 의해 구리 시드층(6)이 제거된 부분에서는 구리막이 증착되지 않아서 비아홀 내에 공동이 형성된다.
따라서, 소자의 전기적 특성뿐만 아니라 신뢰성에 큰 문제점을 일으키게 된다.
도 1e에 도시한 바와 같이, 상기 구리층(6a)을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법으로 평탄화하는데, 평탄화 중에 구리층(6a), 베리어 금속층(5), 층간 절연막(4)의 일부가 구조의 상부에서 제거되어 플러그 및 상부 금속 배선을 형성한다.
그리고, 표면 세정 공정을 통해 화학적 기계적 연마법으로 유발된 표면 결함 및 불순물 입자(Particle) 등을 제거한다.
또한, 도 1f에 도시한 바와 같이, 상기 층간 절연막(4)과 상부 금속 배선의 표면에 질화 물질을 증착하여 제 2 캡핑층(7)을 형성한다.
상기와 같은 종래의 반도체 소자의 금속 배선 형성방법은 다음과 같은 문제점이 있다.
물리적 기상 증착법에 의해 형성되는 베리어 금속층은 비아홀 상부에 돌출(Overhang)을 발생시켜 전해 도금법으로 금속 물질을 매립하는데 악영향을 끼친다.
이로 인해 플러그 내부에 동공이 형성되고 금속 배선의 저항을 높아지며 플러그의 단락이 유발된다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선 형성방법의 문제를 해결하기 위한 것으로, 무전해 도금법을 이용하여 비아홀과 트렌치 내부에만 선택적으로 금속 물질을 매립함으로써 매립특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계; 전면에 베리어 금속층, 촉매 금속층을 차례로 형성하는 단계; 전면에 감광막을 증착하여 비아홀과 트렌치 내부를 매립하고 구조 상부의 촉매 금속층과 베리어 금속층을 제거하는 단계; 비아홀과 트렌치 내부의 감광막을 제거하고 상기 비아홀과 트렌치 내부에만 선택적으로 금속 물질을 충진하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명에 의한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상의 절연층(21)내에 상감(Damascene) 방식으로 하부 금속 배선 형성용 트렌치를 형성하고, 상기 트렌치내에 금속 물질을 매립하여 하부 금속 배선(22)을 형성한다.
이어, 상기 하부 금속 배선(22) 상에 질화 실리콘(SiN)을 증착하여 제 1 캡핑층(23)을 형성하고, 상기 제 1 캡핑층(23) 상에 이산화 실리콘(SiO2) 또는 Low-k 물질을 증착하여 층간 절연막(24)을 형성한다.
상기 층간 절연막(24)은 하부 금속 배선(22)과 이후에 형성되는 상부 금속 배선과의 사이의 절연막이 된다.
그리고, 상기 층간 절연막(24)을 선택적으로 식각하여 비아홀 및 상부 금속 배선용 트렌치를 형성한다.
여기서, 상기 층간 절연막(24)의 식각은 플라즈마 식각을 포함하는 절연막 식각 공정에 의하여 이루어지며, 이산화 실리콘 및 유기 물질을 식각하는 기술은 버퍼링된 불화수소 및 아세톤 또는 EKC와 같은 화합물을 이용할 수 있다.
이어, 도 2b에 도시한 바와 같이, 클리닝(Cleaning) 공정을 통해 비아홀 내부에 잔존하는 폴리머(Polymer)를 제거한 후, 고주파 전원을 이용하는 RF 스퍼터링 세정 또는 수소환원 세정 공정을 통해 비아홀 내부의 노출된 하부 금속 배선(22) 표면을 세정한다.
그리고, 비아홀과 트렌치 내부를 포함하는 전면에 100∼800Å의 두께로 탄탈륨(Ta)을 증착하여 베리어 금속층(Barrier Metal layer)(25)을 형성한다.
여기서, 상기 베리어 금속층(25)은 이온화 물리적 기상 증착법(Ionized PVD)을 사용하여 형성하는데, 이는 기존의 스퍼터링(Sputtering)에 비해 단차 피복성을 크게 향상시킨 방법이다.
도 2c에 도시한 바와 같이, 상기 베리어 금속층(25) 전면에 구리의 무전해 도금 반응을 진행하기 위해 구리이온 환원반응의 촉매로써 금(Au)을 증착하여 촉매 금속층(26)을 형성한다.
이때, 상기 촉매 금속층(26)은 이온화 물리적 기상 증착법을 사용하여 50∼200Å의 두께로 금을 증착하여 형성한다.
금은 무전해 반응 초기의 촉매 금속의 역할을 수행하는데, 금이 존재하는 부위에서만 구리이온의 환원반응이 시작된다.
그리고, 이후에는 구리층 자체가 촉매 역할을 수행하여 계속적으로 구리 무전해 도금 반응이 진행된다.
도 2d에 도시한 바와 같이, 상기 촉매 금속층(26) 전면에 감광막을 도포하 고, 80∼130℃의 온도로 베이킹(Baking)하여 비아홀과 트렌치 내부를 매립한다.
여기서, 비아홀과 트렌치 매립하여 비아홀과 트렌치 내부를 제외한 부분의 촉매 금속층(26)과 베리어 금속층(25)을 제거하기 위해 감광막을 도포하는데, 이때 감광막을 사용하는 이유는 감광막이 매립에 용이하기 때문이다.
도 2e에 도시한 바와 같이, 전면을 화학적 기계적 연마법으로 평탄화하는데, 층간 절연막(24)이 노출되도록 감광막(27), 촉매 금속층(26), 베리어 금속층(25)을 구조의 상부에서 제거한다.
이와 같이, 상기 층간 절연막(24) 상부의 촉매 금속층(26)을 제거함으로써 후속의 무전해 도금 공정에서 비아홀과 트렌치 내부에만 구리층이 증착되도록 한다.
도 2f에 도시한 바와 같이, 비아홀과 트렌치 내부에 남아 있는 감광막을 제거하고, 세정 공정을 통해 비아홀과 트렌치 내부를 세정한다.
도 2g에 도시한 바와 같이, 무전해 도금법을 사용하여 비아홀과 트렌치 내부에 구리를 매립하여 구리층(28)을 형성한다.
이때, 구리는 비아홀과 트렌치 내부에만 선택적으로 매립되는데 이는 촉매 금속층(26)인 금이 존재하는 부위에서만 구리의 무전해 도금 반응이 진행되기 때문이다.
그리고, 상기의 구리의 매립 공정은 무전해 도금 용액내에서의 구리 이온의 환원 반응에 의하여 진행되며, 이때 사용하는 무전해 도금 용액은 구리 이온을 공급하는 황산동, 전자를 공급하는 포르말린, 용액의 수명 연장을 위해 첨가하는 롯 셀염 등으로 구성된다.
또한, 도금 온도는 20∼70℃로 진행하며, pH는 9.0∼13.0 이다.
이어, 구리층(28)을 200∼400℃의 온도로 열처리하여 구리의 결정 구조를 안정화시킨다.
도 2h에 도시한 바와 같이, 전면을 화학적 기계적 연마법으로 평탄화하는데, 구리층(28)의 표면 부위를 제거하여 층간 절연막(24)과 구리층(28)을 평탄화시켜 비아홀과 트렌치에 플러그와 상부 금속 배선을 형성한다.
그리고, 표면 세정 공정을 통해 화학적 기계적 연마법에 의해 유발된 표면 결함 및 불순물 입자 등을 제거한다.
도 2i에 도시한 바와 같이, 상기 층간 절연막(24)과 구리층(28a)의 표면에 생성된 구리 자연산화막(도시하지 않음)을 환원시킨 후, 공기 중에 노출시키지 않은 채로 질화 실리콘(SiN) 또는 질화막을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착하여 제 2 캡핑층(29)을 형성한다.
여기서, 상기 제 2 캡핑층(29)은 상부 금속 배선내의 구리 원자가 상부의 층간 절연막(도시하지 않음)으로 확산되어 배선사이의 누설을 방지하기 위하여 형성된다.
상기와 같은 본 발명의 반도체 소자의 금속 배선 형성방법은 다음과 같은 효과가 있다.
무전해 도금법을 이용하여 비아홀과 트렌치 내에만 선택적으로 구리를 매립 함으로써 크기가 작은 비아홀내에도 매립이 가능하다.
이는 플러그 내부의 결함 및 단락을 방지하고 금속 배선의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 기존의 구리 시드층의 증착과 구리 매립장비의 사용이 불필요하다.

Claims (5)

  1. 하부 금속 배선상의 층간 절연막내에 비아홀 및 트렌치를 형성하는 단계;
    전면에 베리어 금속층, 촉매 금속층을 차례로 형성하는 단계;
    전면에 감광막을 증착하여 비아홀과 트렌치 내부를 매립하고 구조 상부의 촉매 금속층과 베리어 금속층을 제거하는 단계;
    비아홀과 트렌치 내부의 감광막을 제거하고 무전해 도금법을 사용하여 상기 비아홀과 트렌치 내부에만 선택적으로 구리를 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서, 상기 베리어 금속층은 탄탈륨을 이용하여 100∼800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제 1 항에 있어서, 상기 촉매 금속층은 금을 이용하여 50∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제 1 항에 있어서, 상기 촉매 금속층은 이온화 물리적 기상 증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 삭제
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* Cited by examiner, † Cited by third party
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