JPH0373530A - 配線構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体装置における配線構造に関するもの
である。

（従来の技術） 従来、半導体装置における配線は、該半導体装置に備わ
る多数の半導体素子の間や、これら半導体素子上に設け
られるというように、半導体装置作製に用いた半導体基
板の上側に設けられでいた。

このような従来の配線構造につき、例えば文献（ｒ　Ｖ
ＬＳＩチク）　０ジ一人門Ｊ　（＋９８６．９．１））
平凡社販売東京企画室ｐ、５９　）に開示されでいるＣ
−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎ−ｔａｒｙ　Ｍｅｔａｌ
　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型のイン
バータ回路の例（こより、簡単に説明する。

第５図は、上述の文献に開示のＣ−ＭＯＳインバータ回
路の構造を概略的に示した断面図である。

第５図において、１１はｎ型シリコン基板、１３はｐウ
ェル、１５ａ、　１５ｂ、　１５ｃは素子分離のための
フィールド酸化膜をそれぞれ示す、ざらに、１７ａ。

＋７ｂはｎ◆型ンース・ドレイン領域、１９ａ、１９ｂ
はｐ＋型ソーストレイン領域、２Ｌ２３はゲート絶縁層
、２５．２７はケート電橋、２９は中間絶縁膜、２９ａ
はコンタクトホール、３１ａ、３１ｂ、３１ｃは配線、
３３はパッシベーション１ｉ％それぞれ示す。

第５図に示した構造のインバータ回路においては、ゲー
ト電極２５及びｎ＋型ソース・トレイン領ｔ（１１７ａ
、１７ｂによりｎチャネルＭＯＳＦＥＴが主（こ構成さ
れる。ざらに、ゲート電極２７及びｐ◆型ソース・ドレ
イン領域１９ａ、１９ｂによりｐチャネルＭＯ３ＦＥＴ
が構成される。また、ゲート電極２５．２７がインバー
タ回路の入力（Ｉｎ）とされ、配線３１ｂが出力（Ｏｕ
ｔ）とされる、そして、配線３１ａは、シリコン基板１
１上に別途に形成されたアース（ＧＮＤ）用配線（図示
せず）に接続されでおり、さらに、配線３１ｃは、シリ
コン基板１１上１こ別途ｔこ形成された電源用配線（図
示せず）に接続されていた。

（発明が解決しようとする課Ｉｌ） しかしながら、従来の構造では、配線抵抗を低くするた
めに配線幅を広くした配置（例えばアース用配線や電源
用配線等）ＩＦｒ半導体素子素子形成しようとした場合
、この配線を形成するために広い面積が必要になること
から、半導体装置の高集積化が妨げられるという問題点
があった。

また、半導体素子間や半導体素子上に配ＩＩを設ける場
合、半導体素子間や半導体素子上には段差が多数性るた
め、段差部においで配線の断線が生じ易いという問題点
があった。

また、配線を半導体素子間や半導体素子上のみに形成し
ていたのでは、配線形成可能領域は限られでしまうので
、半導体装置の高集積化に伴い配線幅は狭くせざるを得
ない、この結果、配線中の電流密度が増大しエレクトロ
マイグレーション問題等のような種々の問題が生じてし
まう。

この発明はこのような点に鑑みなされたものであり、従
ってこの発明の目的は、高い集積度を有する高性能な半
導体装置の形Ｉｔｉ、を可能とする配線構造を榎供する
ことにある。

（課題を解決するための手段） この目的の達ＩＩｉ、を図るため、この発明の配線構造
によれば、半導体基１ｉ２ｔこ形成された溝内１こ、配
線及びこの配線を少なくとも前述の半導体基板と電気的
に絶縁するための絶縁体を埋め込んで成ることを特徴と
する。

またこの発明の実施に当り、配線及び絶縁体を埋め込む
ための溝を前記半導体基板の素子分離領域形成予定領域
に設けるのが好適である。

また、前述の配線をアース（ＧＮＤ）用配線とするのが
好適である。

（作用） この発明の配線構造によれば、溝内に埋め込む配線は、
その深さ方向の護摩を充分に厚くすること（こよりその
配線抵抗を低く出来る。従って、例えばアース（ＧＮＯ
）用配線等のように配線抵抗を低くする必要のある配線
を形成する際に非常に有用になる。

また、配線及び絶縁体を埋め込むための溝を、半導体基
板の素子性１ｌｌＩ域形威予定領域１こ設け、この溝内
に当該配線構造を形成すると、この配線構造自体が、素
子分Ｍ９Ｎ域としても機能するようになる。

また、半導体装Ｉ！を形成する際に必要になる多数の配
線のうちの一部を半導体基板内に設けることが出来るの
で、半導体素子間及び半導体素子上に形成する配線の量
が低減される。このため、半導体素子間及び半導体素子
上における段差の緩和、半導体素子間及び半導体素子上
に形成される配線の幅の減少の緩和が図れる。

（実施例） 以下、図面を参照してこの発明の配線構造の実施例につ
き説明する。しかしながら、以下の説明に用いる各図は
、この発明を理解出来る程度に概略的に示しであるにす
ぎない、従って、図中の各構成成分の寸法、形状、配置
！間係、さら１こ各構成成分量の寸法比等は概略的であ
り、この発明が図示例にのみ限定されるものではないこ
とは理解されたい。

盪」ｄ＆弔 先ず、第１図を参照して、この発明の配線構造の実施例
につき説明する。第１図は、実施例の配線構造を概略的
に示した断面図である。

第１図ｆこおいて、４１は半導体基板を示す、この半導
体基板としでは、シリコン基板、ＧａＡｓ基板等種々の
半導体基板を挙げることが出来る。

この半導体基板４１には、溝４３が設けである。この実
施例の溝４３は、第１図を記した紙面に垂直な方向が長
平方向となる溝であって、断面がほぼ矩形状（粘り字状
も含む）の溝としである。しかし溝４３の平面形状及び
断面形状は半導体装置の設計によって変更されるもので
、上述した例に限られるものではない。

この溝４３内には、配線４５及び配置１１４５を少なく
とも半導体基板４１と電気的に絶縁するための絶縁体４
７ヲ埋め込んである。配線４５の構成材料は、メタル材
等を挙げることが出来る。しかしこの材料は半導体装置
の設計に応じた適切な材料とするのがよい。

また溝４３内に埋め込んである絶縁体４７は、この実施
例の場合、溝４３の底方向において配［４５と半導体基
板４１との闇の絶縁を主に行なう第一の絶縁１］１１４
７ａ、溝４３の側壁方向において配置［４５と半導体基
板４１との闇の絶縁を主に行なう第二の絶縁膜４７ｂ、
及び、溝４５の上側方向において配Ｍ！４５と半導体装
置の他の構成成分との間の絶ｍを主に行なう第三の絶縁
１１４７ｃで構成しである。そして、第三の絶縁ＪＩ４
７ｃの表面は、半導体基板４１の表面と、面一となるよ
うに平坦化しである。

なお、上述の実施例は、絶縁体４７を第一〜第三の絶縁
膜４７ａ〜４７ｃで構成した例で説明している。しかし
絶縁体４７の構成はこの例に限られるものではない０例
えば、第−及び第二の絶ｍｓを、同一工程で作製した一
連の絶縁膜で構成しても良い、また、第三の絶＄１１１
４７　ｃは、半導体装置の設計によっては、設けなくて
も良いことは明らかである。

設ｍ動ａ区舅 次に、ｌｉ１図を用いて説明した配線構造の製造方法の
具体例として２つの方法を以下に説明する。

〈第一の製造方法の説明〉 先ず、！２図（Ａ）〜（Ｆ）を参照して第一の製造方法
につき説明する。なお、第２図（Ａ）〜（Ｆ）は、第一
の製造方法の主な工程における各試料を第１図と同様な
位買で切って示した断面図である。

始めに、半導体基板４０こ溝４３を形成する（１！２図
（Ａ））、溝４３の形成は、例えば、半導体基板４１の
表面に従来公知のフォトリソグラフィ技術によって所定
のレジストパターン（図示せず）を形成後、このレジス
トバタンから露出する基板部分ＩＲＩＥ（Ｒｅａｃｔｉ
ｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｓ＋：反応性イオンエラチ
ン）法等の異方性エツチングによってエツチングするこ
とで行なえる。

次に、形成した溝４３中の底部に第一の絶縁膜４７ｂを
形成する（第２図（Ｂ））、この第一の絶縁１１４７ａ
の形成は、例えば以下に説明するような方法によって行
なえる。

まず、溝４３付き半導体基板４１全面に第一の絶縁膜形
成用材料（図示せず）を例えばＤＶＤ（Ｃｈｅｍｉｃａ
ｉＶａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　、　：化学気相
成長）法或いはその他の好適な方法（こよって堆積させ
る０次いで、第一の絶縁膜形成用材料上全面（こ、レジ
スト等のような表面の平坦化が可能な材料（図示せず）
を表面が平坦になるように形成する。その後、第一の絶
縁膜形成用材料及びレジストの双方のエツチング速度が
等しくなるような条件で所定の時間、レジスト及び第一
の絶縁膜形成用材料をエツチングする（エッチバック法
）、この結果、溝４３内に第一の絶縁１ｉ４７ａ！形戚
することが出来る。なお、第一の絶縁＠４７ａの膜厚Ｃ
Ｍ２図ＣＢ）中ｔで示すもの）は、エッチバック時のエ
ツチング時間によって制御することが出来る。

次に、溝４３の側壁部にのみ第二の絶縁膜４７ｂを形成
する（第２図（Ｃ））、この第二の絶縁膜４７ｂの形成
は、例えば、第一の絶１１１１４７ａの形成が終了した
半導体基板４１上全面に公知の方法によって第二の絶縁
膜形成用材料（図示せず）を堆積しこれＩＲＩＥ法等の
異方性エツチングによってエツチングすることで行なえ
る。なお、第二の絶１１ｍ４７ｂの［（第２図（Ｃ）中
Ｗで示すもの）は、第二の絶縁膜形成用材料を堆積する
際の膜厚によって制御出来る。

次（こ、第２図（Ｏ）１こ示すように、第二の絶縁１１
４７ｂの形成が終了した半導体基板上全面に、配線形成
用材料であるメタル材４５ａを公知の方法ζこよって堆
積し、その後、このメタル材４５ａ上全面にレジスト等
のような表面の平坦化が可能な材料４９を表面が平坦に
なるよう１こ形成する。そして、上述のエッチバック法
によりレジスト４９及びメタル材４５ａをエツチングし
て配線４５を形成する（第２図（Ｅ））、なお、配線４
５の膜厚（第２図（Ｅ）中ｔＭで示すもの）は、エッチ
バック時のエツチング時間によって制御することが出来
る。

次に、配線４５を第三の絶縁１１４７ｃによって埋め込
んで、実施例の配線構造が得られる（第２図（Ｆ））、
この第三の絶縁１１４７ｃの形成は、例えば、配線４５
の形成が終了した半導体基板上全面に第三の絶縁膜形成
用材料（図示せず）を公知の方法で堆積後、さらにこの
上にレジスト等の平坦化材（図示せず）を形成し、その
後、レジスト及び第三の絶縁膜形成用材料を半導体基板
表面が霧出するまで上述のエッチバック法によりエツチ
ング〈第二の製造方法の説明〉 次１こ、第３図（Ａ）〜（Ｅ）を参照して第二の製造方
法につき説明する。なお、第３図（Ａ）〜（Ｅ）は、第
二の製造方法の主な工程における各試料を第１図と同様
な位置で切って示した断面図である。

先ず、第一の製造方法と同様な手順により半導体基板４
１に溝４３ｖ！形成し、さらにこの溝４３内に第一のｅ
縁膜４７ａを形成する（第３図（Ａ））。

次に、第一の絶縁１］１４７ａの形成が終了した半導体
基板４１土全面に、公知の方法により、第二の絶縁膜形
成用材料４７ｂｂ、配線形成用メタル材４５ａ、表面平
坦化材としてのレジスト４９ヲ順次に形成する（第３図
（Ｂ）　）　。

次に、レジスト４９、第二の絶縁膜形成用材料４７ｂｂ
及びメタル材４５ａ各々のエツチング速度が等しくなる
ような条件で所定の時間、レジスト４９、第二の絶縁膜
形成用材料４７ｂｂ及びメタル材４５ａをエツチングす
る（エッチバック法）、この結果、清４３の第一の絶縁
膜４７ａ上に第二の絶縁膜４７ｂと、配線４５とを形成
することが出来る（第３図（Ｃ））、なお、第二の絶線
Ｉｌｌ　４７ｂの幅（第３図（Ｂ）中Ｗで示すもの）は
、第二の絶縁膜形成用材料４７ｂｂの膜厚によって制御
すること出来る。また、配線４５の膜厚は、エッチバッ
ク時のエツチング時間によって制御することが出来る。

次に、配線４５の形成が終了した半導体基板４１上全面
１こ公知の方法により第三の絶縁膜形成用材料４７ｃｃ
と、平坦化材としてのレジスト４９とを順次に形成する
（第３図（Ｄ）　）。

次に、上述のエッチバック法によりレジスト４９及び第
三の絶縁膜形成用材料４７ｃｃを半導体基板４１表面が
露出するまでエツチングし第三の絶縁膜４？ｃを形成し
て、実施例の配線構造を得る（第３図（Ｅ）　）　。

なお、第二の製造方法１こよれば、第二の絶縁膜４７ｂ
が配線４５の下側にも形成され第一の絶縁膜４７ａの働
きも兼ねる構造になる。従って、この第二の製造方法の
ように第二の絶１１１１４７ｂを設けた場合、半導体装
置の設計によっては、第一の絶縁膜４７ａを設けなくて
も良い場合も生しる。しかし、溝４３内の絶縁体４７に
よってチャネルストップをも果そうとする場合は、溝底
部に設ける絶縁膜の膜厚は厚くする必要があるので、そ
のような場合には、第一の絶縁膜４７ａを設ける方が良
い。

＼の 次に、この発明の配線構造の理解を深めるために、この
発明を実際の半導体装置に応用した例をその製造方法と
共に説明する。なお、この説明は、本発明を第５図のイ
ンバータ回路に応用した例により行なう、第４図（Ａ）
〜（Ｄ）はその説明に供する図であり、具体的には、２
個のＣ−ＭＯＳインバータの各々のｎチャネルＭＯ３Ｆ
ＥＴ５ｆａ、５Ｉｂ間の素子分離領域５３（第５図の例
で云えばフィールド酸化膜１５ｃの領域）に、実施例の
配線構造によるアース用配線を設ける例を示した工程図
である。なお、第４図（Ａ）〜（Ｄ）に示した各構成成
分の中で、第１図、第２図及び第５図を用いて説明した
構成成分と同様な構成成分については同の番号を付して
示しである。また、ｎチャンルＭＯ３ＦＥＴ５１ａ、５
１ｂ各々の両側にはｐチャシルＭＯＳＦＥＴかそれぞれ
形成される訳であるが、これらｐチャンルＭＯ３ＦＥＴ
部分については図示を省略している。

先ず、上述の第一の製造方法或いは第二の製造方法によ
り、シリコン基板４１の素子弁Ｍ領域に、溝４３及びこ
の発明の配線構造を形成する。ここで、配線構造を構成
する第一〜第三の絶縁膜４７ａ。

４７ｂ、４７ｃの材料としてはシリコン酸化膜等が好適
である。また、配線４５の材料としでは、その後の製造
工程中の高温処理に耐え得る材質であるタングステン、
モリブデン、チタン等のような高融点金属が好適である
。

次に、配線構造の形成が終了したシリコン基板４１に、
熱酸化法によりゲート絶縁膜２３を形成し、ざらに公知
の方法によりゲート電極２５１Ｆｒ形成し、さらにイオ
ン注入法及び！Ｉ８処理にまりｎ＋拡散層１９ａ、　１
９ｂを形成する。

次（こ、シリコン基板上全面に公知の方法１こよりＰＳ
Ｇ（Ｐｈｏｓｐｈｏ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）
等から成る中間￥１！縁膜形戊用材料２９ｂを形成する
（第４（資）（Ａ））。

次に、この中周絶縁膜形成用材料２９ｂ上１こコンタク
トホール形成のためのレジストバタン５５を形成する（
第４図（Ｂ））。

次に、中間馳締膜形成用材料２９ｂのレジストバタン５
５から露出する部分を公知の方法によりエツチングして
コンタクトホール２９ａ　ｌ形成する。なお、コンタク
ホール２９ａの形成のためのエツチングは、配線４５（
アース（ＧＮＤ）用配線）の表面が霧出するまで行なう
（４図（Ｃ））。

次に、中周絶縁膜２９の形成が終了したシリコン基板４
１上に、基板上側の金属配線５７ａ、５７ｂ、５７ｃを
公知の方法によりそれぞれ形成して、Ｃ−ＭＯＳ型イン
バータを多数有する半導体装置が得られる（第４図（Ｄ
）　’）　。

第４図（Ａ）〜（Ｄ）を用いで説明した半導体装置によ
れば、溝４３丙に構Ｆｊｊ、された配線構造によって素
子分離が行なえる。ざらｔこ、溝４３内の配線４５がア
ース（ＧＮＤ）用配線であることから、素子分離層とし
ての効果が高くなる。このため、溝底部にＢ（ホウ素）
イオン等を打込まなくとも所望の素子分離効果が得られ
る。

以上がこの発明の配線構造の実施例の説明である。しか
し、この発明は上述の実施例に限られるものではなく、
以下に説明するような種々の変更泡加えることが出来る
。

上述の実施例では、Ｃ−ＭＯ５型インバータ回路を多数
具える半導体装置にこの発明の配線構造を応用した例を
説明している。しかしこの発明の配線構造は、これ以外
の種々の半導体装置の種々の部分に応用出来ることは明
らかである。

また、上述の実施例では配線をアース（ＧＮＤ）用配線
とした例で説明している。しかし、配線は本配線構造の
利用方法によって変更されるものであり、アース用配線
に限られるものではないことは明らかである。

（発明の効果） 上述した説明からも明らかなように、この発明の配線構
造によれば、半導体基板に設けた溝内に配線を埋め込む
構造となる。

このため、基板表面の平坦化が十分に行なえるので、こ
の配線構造があっても、この半導体基板にその後半導体
素子等を作製する際に問題とならない。

また、溝内に埋め込む配線は、その深さ方向の膜厚を充
分に厚くすることによりその配線抵抗を低く出来る。従
って、例えばアース（１３ＮＯ）用配線等のように配線
抵抗を低くする必要のある配線を形成する際に非常に有
用になる。

また、この配線構造は素子弁Ｍ領域に設けることにより
素子分離領域としでも利用出来るので、その分、半導体
装置の集積度向上が図れる。

また、半導体装ＨＩＦｒ形成する際に必要になる多数の
配線のうちの一部を半導体基板内に設けることが出来る
ので、半導体素子間及び半導体素子上に形成する配線の
量が低減される。このため、半導体素子間及び半導体素
子上における段差の緩和、半導体素子間及び半導体素子
上に形成される配線の幅の減少の緩和が図れる。この結
果、断線やエレクトロマイグレーションが発生しずらく
なるから、配線の信１ｍ線が向上する。

これがため、高い集積度を有する高性能な半導体装置の
形成が可能になる。

【図面の簡単な説明】

第１図は、実施例の配線構造の説明に供する断面図、 第２図（Ａ）〜（Ｆ）は、第一の製造方法の説明に供す
る工程図、 第３図（Ａ）〜（Ｅ）は、第二の製造方法の説明に供す
る工程図、 第４図（Ａ）〜（Ｄ）は、この発明の詳細な説明に供す
る図、 第５図は、従来技術の説明に供する図である。 ４９・・・平坦化材（レジスト） ４７　ｂ　ｂ−・・第二の絶縁膜形成用材料４７ｃｃ・
・・第三の絶縁膜形成用材料５１ａ、５１ｂ　・−ｎチ
ャネルＭＯ３ＦＥＴ５３−・・素子針Ｍ領域 １９ａ、　１９ｂ　＝　ｎ＋型ソース・トレイン領域２
３−・・ゲート絶縁膜、　　２５・−ゲート電極２９ｂ
　−・・中間絶線膜形成用材料 ５５・−レジストバタン、　２９・−中周絶縁膜５７ａ
、５７ｂ、５７ｃ　一基板上側の金属配線。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板に形成された溝内に、配線及び該配線
   を少なくとも前記半導体基板と電気的に絶縁するための
   絶縁体を埋め込んで成ることを特徴とする配線構造。
2. （２）前記溝を前記半導体基板の素子分離領域形成予定
   領域に設けたことを特徴とする請求項１に記載の配線構
   造。
3. （３）前記配線をアース（ＧＮＯ）用配線としたことを
   特徴とする請求項１に記載の配線構造。