KR930010828B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1a도 내지 제1j도는 본 발명에 따른 반도체장치와 그 제조방법의 제1실시예를 나타낸 단면도.
제2도는 제1실시예의 평면도.
제3도는 본 발명의 제2실시예를 나타낸 단면도.
제4a도 내지 제4k도는 종래의 반도체장치와 그 제조방법을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 6 : 구
9 : 제2절연막 25 : 제1도전막
30 : 제2도전막
[산업상의 이용분야]
본 발명은 절연막을 사용해서 반도체기판내에 매립소자분리를 행한 반도체장치에 관한 것으로, 특히 미세한 매립소자분리에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 반도체장치 및 그 제조방법을 제4a도 내지 제4k도를 이용해서 설명한다.
우선, 제1제조방법은 제4a도에 나타낸 바와 같이 반도체기판(101)상의 산화막(102)상에 마스크재료(103; SiN3, SiO2등)를 퇴적한다. 다음으로 제4b도에 나타낸 바와 같이 사진식각법을 이용해서 레지스트막(104)을 형성한다. 다음으로 제4c도에 나타낸 바와 같이 레지스트막(104)을 마스크로 해서 RIE(Reactive Ion Etching)등의 이방성에칭을 행하고 연속적으로 마스크재료(103), 산화막(102), 반도체기판(101)을 엣칭하여 구(105)를 형성한다.
다음으로 제4d도에 나타낸 바와 같이 레지스트막(104)을 제거한 후 CVD법등을 사용해서 구(105)의 가운데 및 전면에 절연막(106)을 퇴적하고, 전면에 이방성엣칭을 행하여 절연막(106)의 상면이 마스크재료(103)의 상면과 하면간에 형성되도록 엣칭(111)을 행한다.
다음으로, 제4e도에 나타낸 바와 같이 마스크재료(103)을 제거하여 절연막(106)의 상면이 산화막(102)의 상면보다 돌출되도록 형성한다.
다음으로, 전면에 게이트전극재료를 퇴적하고 도시하지는 않았지만 사진식각법을 사용해서 레지스트막을 형성한 후, 이를 마스크로 해서 이방성엣칭을 행하고 엣칭종료후 레지스트막을 제거하여 제4f도에 나타낸 바와 같이 게이트전극(107)을 형성한다.
이렇게 구성된 반도체장치는 매립절연막(106)과 산화막(102)의 단차부에 있어서 게이트전극(107)의 단절(108)이 생겨 반도체장치의 도전성이 악화되는 원인이 된다.
상술한 제조방법은 마스크재료(103)를 사용하였지만 이를 이용하지 않는 제2제조방법을 설명한다. 제4g도에 나타낸 바와 같이, 반도체기판(101)상에 산화막(102)을 형성한다. 다음으로, 제4h도에 나타낸 바와 같이, 산화막(102)상에 사진식각법을 사용해서 레지스트막(104)을 형성한다.
다음으로, 제4i도에 나타낸 바와 같이, 레지스트막(104)을 마스크로해서 이방성엣칭(110)을 행하여 산화막(102), 반도체기판(101)을 연속적으로 엣칭해서 구(105)를 형성한다.
다음으로, 제4j도에 나타낸 바와 같이 레지스트막(104)를 제거한 후 CVD법을 이용해서 구(105)의 가운데 및 전면에 절연막(106)을 퇴적하고 이방성엣칭(111)을 행해서 전면에 엣칭(111)을 행한 절연막(106)의 상면이 산화막(102)의 상면보다 낮아지도록 한다.
다음으로, 전면에 게이트전극재료를 퇴적하고, 도시하지는 않았지만 사진식각법을 사용해서 레지스트막을 형성한 후, 이를 마스크로 해서 이방성엣칭을 행하고, 엣칭종료후 레지스트막을 제거하여 제4k도에 나타낸 바와 같이 게이트전극(108)을 형성한다.
이렇게 구성된 반도체장치는 게이트전극(108)의 형성시 필요이상의 엣칭을 행하는(오버엣칭)것과 절연막(102) 아래의 반도체기판(101)에 미치는 악영향 때문에 오버엣칭을 할 수 없었다. 이 때문에 구(105)의 상부에 게이트전극재료의 엣칭잔류물(109)이 남게 되는데, 이 엣칭잔류물(109)은 반도체장치의 전기적쇼트의 원인이 된다.
이상, 2가지의 종래의 반도체장치에 있어서는 어느쪽의 제조방법을 이용해도 반도체기판표면에 요철이 남게되어 배선의 단절이나 배선재료의 엣칭잔류물이 생기는 원인이 되었다.
상술한 바와 같이, 종래의 반도체장치에 있어서는 반도체 장치표면과 매립절연막표면의 요철에 의해서 배선의 단절이나 게이트전극재료의 엣칭잔류물을 원인으로 하는 도전성의 악화나 쇼트의 문제점이 있었다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 절연막표면과 반도체기판표면의 요철에 영향을 받지않는 안정된 배선층을 갖춘 반도체장치의 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
본 발명의 반도체장치는 제1도전막과 제2도전막으로 이루어진 게이트전극이 구비되고, 매립절연막(제2절연막)상에는 제2도전막이 설치된 구성으로 되어있다.
또 본 발명의 반도체장치의 제조방법은 반도체기판상에 제1절연막, 제1도전막을 순차형성한 후 제1도전막, 제1절연막, 반도체기판을 연속적으로 엣칭해서 구를 형성하고, 이후 구 및 제1도전막상에 매립용 제2절연막을 구를 형성하고 이방성엣칭을 이용해서 제2절연막의 엣치백을 행하며, 이 제2절연막의 표면높이가 제1게이트전극재료의 상면과 하면간에 위치하도록하고, 다음으로 전면에 제2절연막을 형성하며 제2도전막과 제1도전막을 연속적으로 엣칭해서 필요로하는 게이트전극을 형성하도록 되어있다.
[작용]
상술한 바와 같은 본 발명에 의하면, 제2절연막상의 제2게이트전극재료의 막두께보다 반도체기판상의 제1게이트전극재료와 제2게이트전극재료로 이루어진 게이트전극재료의 막두께쪽이 두꺼우므로 게이트전극재료의 엣칭을 행할 때 구 가운데의 제2게이트전극재료를 제거해도 반도체기판상의 게이트전극재료가 오버엣칭되지 않고, 구 가운데의 게이트전극재료의 엣칭잔류물이 생기지 않는다. 또, 제2절연막표면의 높이가 제1게이트전극재료의 상면과 하면간에 형성되므로 제1게이트전극재료가 단절되지 않게 된다.
[실시예]
제1a도 내지 제1j도를 사용해서 본 발명의 반도체장치 및 그 제조방법이 1실시예를 설명한다. 1~2Ωㆍcm정도의 P형 실시콘기판(1; 반도체기판)상의 소정영역에 LOCOS법을 이용해서 60nm정도의 필드산화막(2; SiO2)을 형성한다[제1a도]. 필드산화막(2)의 바로 아래의 실리콘기판(1)의 표면에는 필드산화막(2)의 형성에 앞서 선택산화용의 실리콘질화막(SiN)을 마스크로해서 이온주입법을 이용해 B(보론)이온이 100KeV, 4×1013cm-2의 조건으로 주입되고, 반전방지층(50)이 형성되어 있다.
다음으로, 열산화법(1000℃,Dry O2)에 의해 반도체기판(1)상에 게이트산화막(3; SiO2; 제1절연막)을 형성한다. 다음으로, 필요에 따라 이온주입법을 사용해서 채널이온주입(B이온, 35KeV,1×1012cm-2)을 행하고, 임계치제어를 위한 채널이온주입영역(4)을 형성한다[제1b도].
다음으로 CVD법을 이용해서 전면에 제1도체막(25; 다결정 실리콘)을 300nm정도 형성한다. 이어서 기상확산(900℃, PoCl3)에 의해 제1도체막(25)에 P(인)불순물을 도입하여 비저항을 소정치로 한다[제1c도].
다음으로 도시하지는 않았지만 제1도체막(25)상에 사진식각법을 이용해서 레지스트막을 형성하고 이를 마스크로 해서 매립소자분리영역으로 되는 부분의 제1도체막(25), 게이트산화막(3), 실리콘기판(1)을 RIE등의 이방성엣칭을 사용하여 연속적으로 엣칭하여, 실리콘기판(1)에 대해서 구의 폭 0.5~1.2㎛, 구의 깊이 0.5㎛로 되도록 구(6)를 형성한다[제1d도].
다음으로, 열산화법(900℃,Dry O2)에 의해 구(6)내부 및 제1도체막(25) 표면에 절연용의 산화막(7; SiO2)을 10nm정도 형성하고 이어서 제1도체막(25)을 마스크로해서 구(6)의 밑부분에 필드이온주입(B이온,30KeV,4×1013cm-2)를 행하며, 반전방지층(8)을 형성한다[제1e도].
다음으로, LPCVD(Low Pressure Chemical Vapor Deposition)법을 이용해서 구(6) 내부 및 산화막(7)상에 제2절연막(9; SiO2)을 형성한다. 이때 구(6)는 폭을 0.5~1.2㎛정도로하므로 제2절연막(9)의 두께는 600nm정도로 한다[제1f도].
다음으로, 이방성엣칭을 행하여 전면을 엣치백으로해서 제1도전막(25)상의 제2절연막(9)을 제거한다. 이때 제1도전막(25)상의 제2절연막(9)을 제거하기 위해 필요한 엣칭시간보다 20%정도 길게 엣칭을 행한다. 그에 따라 구(6) 가운데의 매립절연막(9)의 표면높이는 제1도전막(25)상면과 하면간에 위치하게 된다. 또, 동시에 제1도전막(25)상의 산화막(7)도 제거된다[제1g도].
다음으로, 전면에 스퍼터법등을 이용해서 몰리브텐실리사이드(MoSi)막을 200nm정도 퇴적하여 제2도전막(30)을 형성한다[제1h도].
다음으로 도시하지는 않았지만 제2도전막(30)상에 사진식가법을 이용해서 레지스트막을 형성하고 이를 마스크로해서 이방성엣칭을 행하여 제2도전막(30)과 제1도전막(25)을 연속적으로 엣칭하여 제2게이트전극(30)과 제1게이트전극(25)을 각각 형성한다[제1i도]. 이 엣칭패턴을 선택해서 제2절연막(9)으로 분리된 제1게이트전극(25)은 제1i도의 왼쪽도면에 나타낸 바와 같이 필요에 따라 제2게이트전극(30)으로 다리를 높은 구조에 의해 전기적으로 도통되도록 할 수 있다.
이때 제1게이트전극(25)과 제2게이트전극(30)으로 이루어진 게이트전극(11)은 제2절연막(9) 상부로 부터 필드산화막(2)의 상부까지 연장되고, 제2절연막(9)과 필드산화막(2)간의 게이트전극으로서의 역활을 하는 형태로 된다. 이후에는 예컨대 제1j도에 나타낸 바와 같이 소오스, 드레인영역의 N+확산층(13)의 형성, 배선간절연막(14)의 형성, 리드전극배선(15; Al)형성을 행하여 필요로 하는 소자를 실리콘기판상에 형성한다.
본 실시예는 예컨대 제2도에 나타낸 평면도와 같이 형성되는 바, A-A'에 따른 단면도가 제1i도의 좌측도, B-B'에 따른 단면도가 제1i의 우측도이다.
또, 본 실시예에서는 제2도전막(30)으로 몰리브덴실리사이드를 사용하였지만 W(텡스턴), Ti(티타늄)등의 고융점금속이나 고융점금속실리사이드를 사용해도 좋다. 다음으로, 본 발명의 제2실시예를 설명한다. 게이트전극의 엣칭패턴을 선택해서 제3도에 나타낸 바와 같이 게이트전극(11)의 끝이 매립절연막(9)의 상부까지 형성되도록 한 것이다.
본 발명의 제1 및 제2실시예에서는 제1i도의 좌측도에 나타낸 바와 같이 제2절연막(9)의 표면높이가 제1도전막(25)의 상면보다 낮게 형성되므로 제2절연막(9)상에서 제2도전막(30)의 단차가 생기지 않으며, 그에 따라 반도체장치의 도전성의 악화가 방지된다. 또, 실리콘기판(1)상에 형성된 제1도전막(25)과 제2도전막(30)으로 이루어진 게이트전극재료의 막두께가 제2절연막(9)상에 형성된 제2도전막(30)보다 두껍기 때문에 제1i도의 우측도에 나타낸 바와 같이 게이트전극(11; 25,30)의 엣칭과 오버엣칭을 동시에 목적으로 해서 엣칭을 행해도 실리콘기판(1)에 악영향을 미치지 않을 뿐 아니라 제2도전막(30)과 제1도전막(25)을 제거할 수 있다. 이 때문에 오버엣칭을 많이 할 수 있어 제2절연막(9)상에 게이트전극(11)의 엣칭잔류물이 남지 않으므로 반도체장치의 전기적인 쇼트를 방지할 수 있다. 더욱이, 본 발명의 반도체장치는 제1도전막(25)의 상면부터 하면간까지의 임의위치에 제2절연막(9)의 표면을 형성할 수 있지만 소자분리효과는 매립절연막(9)의 막두께가 두꺼울수록 효과적이며, 그에 따라 양호한 소자분리효과가 얻어진다.
[발명의 효과]
이상에서 상술한 바와 같이, 본 발명에 의하면 제1도체막과 제2도체막을 이용함에 따라 단절이라든지 엣칭잔류물이 없는 안정된 배선층을 갖춘 반도체장치가 제공된다.

Claims (6)

  1. 반도체기판(1)상에 설치된 제1절연막(3)을 매개로 설치된 제1도전막(25)과, 상기 제1도전막(25)과 상기 제1절연막(3), 상기 반도체기판(1)을 연속가공해서 설치된 구(6), 상기 구(6)의 가운데에 설치되는한편, 상기 제1절연막(3)의 상면에서 하면까지를 매립하는 제2절연막(9), 상기 제1도전막(25)상 및 제2절연막(9)상에 설치된 제2도전막(30), 상기 제2도전막(30)과 상기 제1도전막(25)을 연속가공해서 설치된 게이트전극(11), 상기 반도체기판(1)의 표면에 형성되고 그 일단이 각각 상기 게이트전극(11)에 접속된 소오스 및 드레인영역(13)으로 이루어진 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1도전막(25)이 상기 제2절연막(9)에 의해서 전기적으로 분리되고, 제2도전막(30)이 상기 분리된 제1도전막(25)의 양쪽에 걸쳐서 설치되어 상기 제1도전막(25)을 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2도전막(30)과 상기 제1도전막(25) 및 상기 제2절연막(9)상의 상기 제2도전막(30)을 선택적으로 엣칭하여 상기 제2도전막(30)과 제1도전막(25)으로 이루어진 게이트전극(11)이 설치된 것을 특징으로 하는 반도체장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1도전막(25)이 다결정실리콘을 포함한 막으로 이루어지고, 상기 제2도전막(30)이 고융점금속 또는 고융점금속을 포함한 실리콘막으로 이루어진 것을 특징으로 하는 반도체장치.
  5. 제1항 내지 제3항중의 어느 한 항에 있어서, LOCOS법을 이용해서 형성된 분리막으로 둘러싸여 있고, 상기 게이트전극(11)이 상기 분리막상에도 설치된 것을 특징으로 하는 반도체장치.
  6. 반도체기판(1)상에 제1절연막(3) 및 제1도전막(25)을 순차 형성하는 공정과, 상기 제1도전막(25)과 상기 제1절연막(3), 상기 반도체기판(1)을 엣칭하여 구(6)를 설치하는 공정, 상기 구(6)의 가운데에 상기 제1도전막(25)의 상면과 하면까지 제2절연막(9)을 설치하는 공정, 상기 제1도전막(25) 및 상기 제2절연막(9)상에 제2도전막(30)을 설치하는 공정, 상기 제2도전막(30)상에 마스크를 설치하고, 상기 제2도전막(30)과 상기 제1도전막(25)을 연속가공해서 게이트전극(11)을 설치하는 공정, 상기 반도체기판(1)의 표면에 그 일단이 각각 게이트전극(11)에 인접한 소오스 및 드레인영역(13)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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