JPH02163964A - 読み出し専用半導体記憶装置の製造方法 - Google Patents
読み出し専用半導体記憶装置の製造方法Info
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- JPH02163964A JPH02163964A JP63318803A JP31880388A JPH02163964A JP H02163964 A JPH02163964 A JP H02163964A JP 63318803 A JP63318803 A JP 63318803A JP 31880388 A JP31880388 A JP 31880388A JP H02163964 A JPH02163964 A JP H02163964A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、読み出し専用半導体記憶装置（以下、ＲＯ
Ｍという）の製造方法に関し、特に、溝分離法によって
素子が分離されたＲＯＭの製造方法に関する。
Ｍという）の製造方法に関し、特に、溝分離法によって
素子が分離されたＲＯＭの製造方法に関する。
［従来の技術］
近年、ＲＯＭのｆｉ１度は著しく向上してきているが、
それにつれて、素子分離法も選択酸化法がら溝分離法へ
と移行しつつある。
それにつれて、素子分離法も選択酸化法がら溝分離法へ
と移行しつつある。
従来の溝分離法を用いたＲＯＭの製造プロセスは、第４
図（Ａ）〜（Ｅ）に示すようになっていた。まず、第４
図（Ａ、 ）に示すように、Ｐ型半導体基板１０１上に
、選択酸化法を用いて、所望の領域にフィールド酸化１
１１１０２を形成する。しがるのち、Ｐ型半導体基板１
０１表面に、２００Ａ〜３００Ａ程度のパッド酸化膜１
３０を形成し、さらに、基板表面に、窒化シリコン１１
１１０６を形成する１次に、フォトレジスト１０７を用
いて、選択的に溝を開設し、素子分離用溝１０８を形成
する。
図（Ａ）〜（Ｅ）に示すようになっていた。まず、第４
図（Ａ、 ）に示すように、Ｐ型半導体基板１０１上に
、選択酸化法を用いて、所望の領域にフィールド酸化１
１１１０２を形成する。しがるのち、Ｐ型半導体基板１
０１表面に、２００Ａ〜３００Ａ程度のパッド酸化膜１
３０を形成し、さらに、基板表面に、窒化シリコン１１
１１０６を形成する１次に、フォトレジスト１０７を用
いて、選択的に溝を開設し、素子分離用溝１０８を形成
する。
次に、第４図（Ｂ）に示すように、素子分離用溝１０８
の表面を酸化して、溝酸化膜１０９を形成し、さらに、
リフロー性の高い酸化物を用いて酸化膜１３１を形成す
る。しかるのち、９００’Ｃから１０００℃程度の熱処
理を施すことにより酸化膜１３１をリフローさせる。こ
こで、リフロー性の高い材料としては、ＢＰＳＧがよく
用いられている。
の表面を酸化して、溝酸化膜１０９を形成し、さらに、
リフロー性の高い酸化物を用いて酸化膜１３１を形成す
る。しかるのち、９００’Ｃから１０００℃程度の熱処
理を施すことにより酸化膜１３１をリフローさせる。こ
こで、リフロー性の高い材料としては、ＢＰＳＧがよく
用いられている。
次に、第４図（Ｃ）に示すように、リフローした酸化膜
１３１を所望の程度エッチバックして溝内にのみ残存さ
せ、窒化シリコンＭ１０６を除去したのち、さらに、パ
ッド酸化ｗＡ１３０を除去する。続いて、第４図（Ｄ）
に示すように、基板表面に、ゲート酸化［１１０３を形
成する。
１３１を所望の程度エッチバックして溝内にのみ残存さ
せ、窒化シリコンＭ１０６を除去したのち、さらに、パ
ッド酸化ｗＡ１３０を除去する。続いて、第４図（Ｄ）
に示すように、基板表面に、ゲート酸化［１１０３を形
成する。
次に、第４図（Ｅ）に示すように基板表面に多結晶シリ
コン層１０４およびＷＳｉ層１１２を形成する。その後
多結晶シリコン層１０４およびＷＳｔ層１１２を所望の
形状にバターニングすることにより、ゲート電極を形成
し、さらに、トランジスタのソースおよびドレイン形成
用の不純物イオン注入、並びに、ＲＯＭコード形成用の
不純物イオン注入を行う、しかるのち、眉間絶縁膜を形
成し、これにコンタクト孔を設けた後アルミニウム配線
を形成して、一連の製造プロセスは完了する。
コン層１０４およびＷＳｉ層１１２を形成する。その後
多結晶シリコン層１０４およびＷＳｔ層１１２を所望の
形状にバターニングすることにより、ゲート電極を形成
し、さらに、トランジスタのソースおよびドレイン形成
用の不純物イオン注入、並びに、ＲＯＭコード形成用の
不純物イオン注入を行う、しかるのち、眉間絶縁膜を形
成し、これにコンタクト孔を設けた後アルミニウム配線
を形成して、一連の製造プロセスは完了する。
上述した従来のＲＯＭの製造方法は、第５図に示すよう
な問題点を有している。
な問題点を有している。
すなわち、第５図（Ａ＞に示すように、ゲート酸化膜を
形成する酸化雰囲気中で、溝部を充填している埋込み酸
化Ｍ１３１から不純物が蒸発し、これがトランジスタの
チャネル部を形成するシリコン基板表面に対する汚染源
となる。埋込み酸化膜１３１は、高いリフロー性が要求
されるので、通常、着（Ｐ）等を多量に含有している。
形成する酸化雰囲気中で、溝部を充填している埋込み酸
化Ｍ１３１から不純物が蒸発し、これがトランジスタの
チャネル部を形成するシリコン基板表面に対する汚染源
となる。埋込み酸化膜１３１は、高いリフロー性が要求
されるので、通常、着（Ｐ）等を多量に含有している。
そのため、トランジスタのチャネル部およびゲート酸化
膜は燐によって汚染されることになる。
膜は燐によって汚染されることになる。
また、第５図（Ｂ）に示すように、リフロー性を重視し
て用いられるＢＰＳＧ等を用いた埋込み酸化膜１３１は
、正電位にチャージアップしやすく、さらに、実際の使
用状態において、このチャージアップが進行し、溝側部
および溝下部に反転層を発生させる。このため、デイジ
ット線間が短緒することになって、酸化膜１３１が素子
分離としての機能を果たさなくなることがある。
て用いられるＢＰＳＧ等を用いた埋込み酸化膜１３１は
、正電位にチャージアップしやすく、さらに、実際の使
用状態において、このチャージアップが進行し、溝側部
および溝下部に反転層を発生させる。このため、デイジ
ット線間が短緒することになって、酸化膜１３１が素子
分離としての機能を果たさなくなることがある。
［問題点を解決するための手段］
本発明によるＲＯＭの製造方法は、半導体基板上に、ゲ
ート酸化膜を介して第１の多結晶シリコン層、第１酸化
シリコン膜および窒化シリコン膜を順に形成する工程と
、窒化シリコン膜から半導体基板内部へ到達する複数本
の素子分離用溝を選択的に形成する工程と、該素子分離
用溝表面に酸化シリコン膜を形成する工程と、第２の多
結晶シリコン層によって素子分離用溝内を充填する工程
と、窒化シリコン膜をマスクに第２の多結晶シリコン層
の上部を選択的に酸化したのち、窒化シリコン膜を除去
する工程と、第２の多結晶シリコン層上部の酸化膜上お
よび第１の多結晶シリコン層上に導電層を被着する工程
と、該導電層および第１の多結晶シリコン層とに選択的
エツチングを施して複数本のゲート電極を形成する工程
とを有するものであり、さらに、素子分離用溝内の第２
の多結晶シリコン層と、トランジスタを複数個直列接続
して、形成されるＲＯＭセル行のソース領域とを、同一
配線で結線する工程を含むことができる。
ート酸化膜を介して第１の多結晶シリコン層、第１酸化
シリコン膜および窒化シリコン膜を順に形成する工程と
、窒化シリコン膜から半導体基板内部へ到達する複数本
の素子分離用溝を選択的に形成する工程と、該素子分離
用溝表面に酸化シリコン膜を形成する工程と、第２の多
結晶シリコン層によって素子分離用溝内を充填する工程
と、窒化シリコン膜をマスクに第２の多結晶シリコン層
の上部を選択的に酸化したのち、窒化シリコン膜を除去
する工程と、第２の多結晶シリコン層上部の酸化膜上お
よび第１の多結晶シリコン層上に導電層を被着する工程
と、該導電層および第１の多結晶シリコン層とに選択的
エツチングを施して複数本のゲート電極を形成する工程
とを有するものであり、さらに、素子分離用溝内の第２
の多結晶シリコン層と、トランジスタを複数個直列接続
して、形成されるＲＯＭセル行のソース領域とを、同一
配線で結線する工程を含むことができる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（Ａ）〜第１図（Ｌ）は、本発明の一実施例を示
す工程段階図である。まず、第１図（Ａ）に示すように
、Ｐ型半導体基板１上の所望の領域を選択的に酸化する
ことにより、フィールド酸化膜２を形成する０次に、半
導体基板表面に、９００℃〜１０００℃の酸化雰囲気中
で、膜厚５００Ａ程度のゲート酸化［３を形成する。し
かるのち、基板表面に、約５０００Ａ程度の多結晶シリ
コン層４を形成し、この多結晶シリコン層４の表面を、
９００℃程度の酸化雰囲気で、３００人〜５００人のマ
スク酸化Ｍ５を形成する。さらに、その上に、窒化シリ
コン膜６を形成する０次に、第１図（Ｂ）に示すように
、フォトレジスト７をマスクにして、選択的に窒化シリ
コン膜６、マスク酸化Ｍ５、多結晶シリコン層４、ゲー
ト酸化膜３およびＰ型半導体基板にエツチングを施して
素子分離用溝８を形成する０次に、第１図（Ｃ）に示す
ように、窒化シリコン膜６をマスクとして、開設した溝
側部表面を酸化して、溝酸化Ｈ９を形成する。この講酸
化膜９は、１０００℃程度の高温で酸化し、その膜厚は
３００八〜５００八程度とする。
す工程段階図である。まず、第１図（Ａ）に示すように
、Ｐ型半導体基板１上の所望の領域を選択的に酸化する
ことにより、フィールド酸化膜２を形成する０次に、半
導体基板表面に、９００℃〜１０００℃の酸化雰囲気中
で、膜厚５００Ａ程度のゲート酸化［３を形成する。し
かるのち、基板表面に、約５０００Ａ程度の多結晶シリ
コン層４を形成し、この多結晶シリコン層４の表面を、
９００℃程度の酸化雰囲気で、３００人〜５００人のマ
スク酸化Ｍ５を形成する。さらに、その上に、窒化シリ
コン膜６を形成する０次に、第１図（Ｂ）に示すように
、フォトレジスト７をマスクにして、選択的に窒化シリ
コン膜６、マスク酸化Ｍ５、多結晶シリコン層４、ゲー
ト酸化膜３およびＰ型半導体基板にエツチングを施して
素子分離用溝８を形成する０次に、第１図（Ｃ）に示す
ように、窒化シリコン膜６をマスクとして、開設した溝
側部表面を酸化して、溝酸化Ｈ９を形成する。この講酸
化膜９は、１０００℃程度の高温で酸化し、その膜厚は
３００八〜５００八程度とする。
次に、第１図（Ｄ＞に示すように、異方性の強いエツチ
ングを行って、素子分離用溝８の底面に形成された渭酸
化膜９を除去し、しかるのち、半導体基板の全面に、埋
込み多結晶シリコン層１０を形成して、素子分離用溝８
内を多結晶シリコンで充填する。なお、この埋込み多結
晶シリコン層１０は、基板と同一導電型になるよう不純
物を注入してもよい、続いて、窒化シリコン膜６上の多
結晶シリコン層１０をエッチバックし、さらに、第１図
（Ｅ）に示すように窒化シリコン膜６をマスクとして多
結晶シリコン層を一定量エッチバックする。しかるのち
、基板表面の窒化シリコン膜６をマスクにして埋込み多
結晶シリコン層１０の表面および多結晶シリコン層４の
側部を酸化して絶縁酸化ＷＡｌｌを形成する。この絶縁
酸化膜１１は、埋込み多結晶シリコン層１０上で、マス
ク酸化膜５と比較して十分厚く形成する必要があり、そ
の膜厚は、１０００＾〜３０００Ａとなされている０次
に、第１図（Ｆ）に示すように、窒化膜６をエツチング
除去したのち、マスク酸化膜５が除去できる程度の湿式
エツチングを施す、ここでのエツチングは、希釈された
弗化水素酸溶液が用いられ、埋込み多結晶シリコン層１
０上に、絶縁酸化膜１１が、５００Ａ以上残存するよう
にエツチングを行う、しかるのち、基板全面にＷＳｉ層
１２を被着することにより、ゲート電極材を形成する。
ングを行って、素子分離用溝８の底面に形成された渭酸
化膜９を除去し、しかるのち、半導体基板の全面に、埋
込み多結晶シリコン層１０を形成して、素子分離用溝８
内を多結晶シリコンで充填する。なお、この埋込み多結
晶シリコン層１０は、基板と同一導電型になるよう不純
物を注入してもよい、続いて、窒化シリコン膜６上の多
結晶シリコン層１０をエッチバックし、さらに、第１図
（Ｅ）に示すように窒化シリコン膜６をマスクとして多
結晶シリコン層を一定量エッチバックする。しかるのち
、基板表面の窒化シリコン膜６をマスクにして埋込み多
結晶シリコン層１０の表面および多結晶シリコン層４の
側部を酸化して絶縁酸化ＷＡｌｌを形成する。この絶縁
酸化膜１１は、埋込み多結晶シリコン層１０上で、マス
ク酸化膜５と比較して十分厚く形成する必要があり、そ
の膜厚は、１０００＾〜３０００Ａとなされている０次
に、第１図（Ｆ）に示すように、窒化膜６をエツチング
除去したのち、マスク酸化膜５が除去できる程度の湿式
エツチングを施す、ここでのエツチングは、希釈された
弗化水素酸溶液が用いられ、埋込み多結晶シリコン層１
０上に、絶縁酸化膜１１が、５００Ａ以上残存するよう
にエツチングを行う、しかるのち、基板全面にＷＳｉ層
１２を被着することにより、ゲート電極材を形成する。
すなわち、ＷＳｉ層／多結晶シリコン層の二層構造のゲ
ート酸化膜である。
ート酸化膜である。
第１図（Ｆ）以降の工程については、同図に対して直角
な断面を用いて説明する。
な断面を用いて説明する。
引き続き、第１図（Ｇ）に示すように、ＷＳｉ層１２お
よび多結晶シリコン層４を選択的にパタニングして、ゲ
ート電極を形成し、さらに、このゲート電極をマスクに
して、Ｎ型不純物、例えば、ヒ素のイオン注入を行い、
Ｎ型拡散層１３を形成する。しかるのち、マスクを形成
してＲＯＭコード形成を行い、その後マスクを除去する
８次に、第１図（Ｈ）に示すように、基板全面に第１層
間絶Ｍ膜１４を形成し、その後、該絶縁膜のメモリセル
アレイのソース側に第１コンタクト１５を開孔する。さ
らに、選択的にＷＳｉ配線層を形成して、ソース側拡散
層と接触するソース電極１６を形成する。このソースを
極１６は、後述するように埋込み多結晶シリコン層１０
とも電気的に接続されている。最後に、第１図（１）に
示すように、第２層間絶縁Ｂ１７を形成し、該絶縁膜の
メモリセルアレイのドレイン側に第２コンタクト１８を
形成したのち、該コンタクトと接触するアルミニウム配
線１９を形成する。
よび多結晶シリコン層４を選択的にパタニングして、ゲ
ート電極を形成し、さらに、このゲート電極をマスクに
して、Ｎ型不純物、例えば、ヒ素のイオン注入を行い、
Ｎ型拡散層１３を形成する。しかるのち、マスクを形成
してＲＯＭコード形成を行い、その後マスクを除去する
８次に、第１図（Ｈ）に示すように、基板全面に第１層
間絶Ｍ膜１４を形成し、その後、該絶縁膜のメモリセル
アレイのソース側に第１コンタクト１５を開孔する。さ
らに、選択的にＷＳｉ配線層を形成して、ソース側拡散
層と接触するソース電極１６を形成する。このソースを
極１６は、後述するように埋込み多結晶シリコン層１０
とも電気的に接続されている。最後に、第１図（１）に
示すように、第２層間絶縁Ｂ１７を形成し、該絶縁膜の
メモリセルアレイのドレイン側に第２コンタクト１８を
形成したのち、該コンタクトと接触するアルミニウム配
線１９を形成する。
次に、第１図（Ｇ）〜（１）の製造工程に対応する、埋
込み多結晶シリコン層１０の断面での工程を第１図（Ｊ
）〜（Ｌ）に示す。
込み多結晶シリコン層１０の断面での工程を第１図（Ｊ
）〜（Ｌ）に示す。
第１図（Ｊ）に示されたＮ型拡散層１３の形成工程にお
いて、埋込み多結晶シリコン層１０には絶縁酸化膜１」
によってＮ型不純物は導入されない、第１図（Ｋ）に示
す工程では、ソース電極１６は埋込み多結晶シリコン層
１０と直接接続されるが、第１図（Ｈ）を参照して説明
したように、この電極は、メモリセルアレイのソース側
とも接続されている。
いて、埋込み多結晶シリコン層１０には絶縁酸化膜１」
によってＮ型不純物は導入されない、第１図（Ｋ）に示
す工程では、ソース電極１６は埋込み多結晶シリコン層
１０と直接接続されるが、第１図（Ｈ）を参照して説明
したように、この電極は、メモリセルアレイのソース側
とも接続されている。
本実施例によって製造されたＲＯＭの平面図を第２図に
示す、第１図（Ａ）〜（Ｆ）は、第２図のＡ−Ａ＆ｌ断
面における、第１図（Ｇ）〜（１）は、第２図のＧ−Ｇ
線断面における、そして、第１図（４Ｊ）〜（Ｌ）は、
第２図のＪ−Ｊ線断面における製造工程を示す図である
。
示す、第１図（Ａ）〜（Ｆ）は、第２図のＡ−Ａ＆ｌ断
面における、第１図（Ｇ）〜（１）は、第２図のＧ−Ｇ
線断面における、そして、第１図（４Ｊ）〜（Ｌ）は、
第２図のＪ−Ｊ線断面における製造工程を示す図である
。
次に、第３図を参照して、本発明の他の実施例について
説明する。この実施例では、高不純物濃度基板２０上に
エピタキシャル層２１を形成し、素子分離用溝を、高不
純物濃度基板２０に到達する深さまで開設し、該渭を埋
込み多結晶シリコン層１０で充填している。このように
すれば、より効率的に、基板２０を安定した接地電位に
保つことができ、デバイス特性を安定させることができ
る。
説明する。この実施例では、高不純物濃度基板２０上に
エピタキシャル層２１を形成し、素子分離用溝を、高不
純物濃度基板２０に到達する深さまで開設し、該渭を埋
込み多結晶シリコン層１０で充填している。このように
すれば、より効率的に、基板２０を安定した接地電位に
保つことができ、デバイス特性を安定させることができ
る。
［発明の効果）
以上説明したように、本発明は、（１）ゲート酸化膜を
形成し、その上にゲート電極の一部となる第１の多結晶
シリコン層を形成する。 ｆ２１半導体基板に素子分離
用溝を形成する、（３）素子分離用溝を第２の多結晶シ
リコン層で充填する、の諸工程を具備するものであるの
で、以下の効果を奏することができる。
形成し、その上にゲート電極の一部となる第１の多結晶
シリコン層を形成する。 ｆ２１半導体基板に素子分離
用溝を形成する、（３）素子分離用溝を第２の多結晶シ
リコン層で充填する、の諸工程を具備するものであるの
で、以下の効果を奏することができる。
■ゲート酸化膜形成時には従来例で示したような汚染源
は存在していないので、チャンネル部およびゲート酸化
膜が汚染されることがなく、安定な特性のトランジスタ
を製造することができる。
は存在していないので、チャンネル部およびゲート酸化
膜が汚染されることがなく、安定な特性のトランジスタ
を製造することができる。
■素子分離用溝を充填する物質が多結晶シリコンである
ので、ここに電荷が蓄積されることがなくデイジット線
間の短絡を防止することができる。また、この多結晶シ
リン層と基板とを接続し、さらに、多結晶シリコン層を
ソース電極によって接地するならば、基板に簡単な方法
で接地電位を与えることができ、トランジスタを安定に
動作させることができる。
ので、ここに電荷が蓄積されることがなくデイジット線
間の短絡を防止することができる。また、この多結晶シ
リン層と基板とを接続し、さらに、多結晶シリコン層を
ソース電極によって接地するならば、基板に簡単な方法
で接地電位を与えることができ、トランジスタを安定に
動作させることができる。
■ゲート電極の一部となる第１の多結晶シリコン層は、
第２の多結晶シリコンのエッチバック工程の際のスペー
サの役割を果たしているので、この層の存在によって製
造工程の短縮化が達成できる。
第２の多結晶シリコンのエッチバック工程の際のスペー
サの役割を果たしているので、この層の存在によって製
造工程の短縮化が達成できる。
第２図は、本発明の一実施例によって製造された半導体
記憶装置の平面図、第１図（Ａ）〜（Ｆ）、同（Ｇ）〜
（Ｉ）および（Ｊ）〜（Ｌ）は、それぞれ、第２図のＡ
−Ａ線、Ｇ−Ｇ線およびＪ〜Ｊ線断面での工程段階図、
第３図は１本発明の他の実施例によって製造された半導
体記憶装置の断面図、第４図（Ａ）〜（Ｅ）は、従来例
の製造工程を示す断面図、第５図（Ａ＞、（Ｂ）は、従
来例の問題点を説明する断面図である。 １．１０１・・・・・・Ｐ型半導体基板、 ２．１０２
・・・・・・フィールド酸化膜、 ３．１０３・・・・
・・ゲート酸化膜、 ４．１０４・・・・・・多結晶シ
リコン層、５・・・・・・マスク酸化膜、 ６．１０６
・・・・・・窒化シリコン膜、 ７．１０７・・・・・
・フォトレジスト、８．１０８・・・・・・素子分離用
溝、 ９．１０９・・・・・・湧酸化膜、 １０・・
・・・・埋込み多結晶シリコン層、１１・・・・・・絶
縁酸化膜、 １２．１１２・・・・・・ＷＳｉ層５１３
・・・・・・Ｎ型拡散層、 １４・・・・・・第１層間
絶縁膜、 １５・・・・・・第１コンタクト、 １６・
・・・・・・・ソース電極、 １７・・・・・・第２
層間絶縁膜、 １８・・・・・・第２コンタク１−１１
９・・・・・・アルミニウム配線、 ２０・・・・・・
高不純物濃度基板、 ２１・・・・・・エピタキシャル
層、 １３０・・・・・・パッド酸化膜、１３１・・
・・・・埋込み酸化膜。
記憶装置の平面図、第１図（Ａ）〜（Ｆ）、同（Ｇ）〜
（Ｉ）および（Ｊ）〜（Ｌ）は、それぞれ、第２図のＡ
−Ａ線、Ｇ−Ｇ線およびＪ〜Ｊ線断面での工程段階図、
第３図は１本発明の他の実施例によって製造された半導
体記憶装置の断面図、第４図（Ａ）〜（Ｅ）は、従来例
の製造工程を示す断面図、第５図（Ａ＞、（Ｂ）は、従
来例の問題点を説明する断面図である。 １．１０１・・・・・・Ｐ型半導体基板、 ２．１０２
・・・・・・フィールド酸化膜、 ３．１０３・・・・
・・ゲート酸化膜、 ４．１０４・・・・・・多結晶シ
リコン層、５・・・・・・マスク酸化膜、 ６．１０６
・・・・・・窒化シリコン膜、 ７．１０７・・・・・
・フォトレジスト、８．１０８・・・・・・素子分離用
溝、 ９．１０９・・・・・・湧酸化膜、 １０・・
・・・・埋込み多結晶シリコン層、１１・・・・・・絶
縁酸化膜、 １２．１１２・・・・・・ＷＳｉ層５１３
・・・・・・Ｎ型拡散層、 １４・・・・・・第１層間
絶縁膜、 １５・・・・・・第１コンタクト、 １６・
・・・・・・・ソース電極、 １７・・・・・・第２
層間絶縁膜、 １８・・・・・・第２コンタク１−１１
９・・・・・・アルミニウム配線、 ２０・・・・・・
高不純物濃度基板、 ２１・・・・・・エピタキシャル
層、 １３０・・・・・・パッド酸化膜、１３１・・
・・・・埋込み酸化膜。
Claims (1)
- 半導体基板上にゲート絶縁膜を介して第１の多結晶シリ
コン層および窒化シリコン膜を形成する工程と、前記窒
化シリコン膜から半導体基板内部に到達する複数本の素
子分離用溝を形成する工程と、前記素子分離用溝の内壁
に酸化膜を形成する工程と、前記素子分離用溝を充填す
る第２の多結晶シリコン層を形成する工程と、前記窒化
シリコン膜をマスクとして前記第２の多結晶シリコン層
の上部に熱酸化膜を形成する工程と、前記窒化シリコン
膜を除去し前記第２の多結晶シリコン層の上部の前記熱
酸化膜上および前記第１の多結晶シリコン層上に導電層
を形成する工程と、前記導電層および前記第１の多結晶
シリコン層に選択的エッチングを施して複数本のゲート
電極を形成する工程と、前記ゲート電極をマスクとして
ソース・ドレイン領域を形成する工程とを具備すること
を特徴とする読み出し専用半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318803A JPH0736424B2 (ja) | 1988-12-17 | 1988-12-17 | 読み出し専用半導体記憶装置の製造方法 |
| US07/451,211 US4981812A (en) | 1988-12-17 | 1989-12-15 | Process for fabricating a semiconductor read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318803A JPH0736424B2 (ja) | 1988-12-17 | 1988-12-17 | 読み出し専用半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02163964A true JPH02163964A (ja) | 1990-06-25 |
| JPH0736424B2 JPH0736424B2 (ja) | 1995-04-19 |
Family
ID=18103118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318803A Expired - Lifetime JPH0736424B2 (ja) | 1988-12-17 | 1988-12-17 | 読み出し専用半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4981812A (ja) |
| JP (1) | JPH0736424B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034416A (en) * | 1997-04-17 | 2000-03-07 | Matsushita Electirc Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601022B2 (ja) * | 1990-11-30 | 1997-04-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
| JP2795107B2 (ja) * | 1992-11-26 | 1998-09-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5858830A (en) * | 1997-06-12 | 1999-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making dual isolation regions for logic and embedded memory devices |
| US6048765A (en) * | 1998-06-03 | 2000-04-11 | Texas Instruments - Acer Incorporated | Method of forming high density buried bit line flash EEPROM memory cell with a shallow trench floating gate |
| US6153467A (en) * | 1998-06-03 | 2000-11-28 | Texas Instruments - Acer Incorporated | Method of fabricating high density buried bit line flash EEPROM memory cell with a shallow trench floating gate |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4473598A (en) * | 1982-06-30 | 1984-09-25 | International Business Machines Corporation | Method of filling trenches with silicon and structures |
| JPS6054453A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS59130458A (ja) * | 1983-11-25 | 1984-07-27 | Hitachi Ltd | 半導体集積回路 |
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| US4589193A (en) * | 1984-06-29 | 1986-05-20 | International Business Machines Corporation | Metal silicide channel stoppers for integrated circuits and method for making the same |
| US4851366A (en) * | 1987-11-13 | 1989-07-25 | Siliconix Incorporated | Method for providing dielectrically isolated circuit |
-
1988
- 1988-12-17 JP JP63318803A patent/JPH0736424B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-15 US US07/451,211 patent/US4981812A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034416A (en) * | 1997-04-17 | 2000-03-07 | Matsushita Electirc Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736424B2 (ja) | 1995-04-19 |
| US4981812A (en) | 1991-01-01 |
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