JPH02267963A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体記憶装置の製造方法に関し、特に、素
子が素子分離用溝によって分離されている記憶装置の製
造方法に関する。

［従来の技術］ 近年、ＲＯＭ等の半導体記憶装置の集積度は著しく向上
してきているが、それにつれて、素子分離技術も選択酸
化法（ＬＯＣＯ８法）では限界に達し、代わって溝分離
法が採用されようとしている。

第３図（ａ）〜（ｇ）を参照して、溝分離法を採用した
従来のＲＯＭの製造方法について説明する。

まず、第３図（ａ）に示すように、Ｐ型半導体基板１０
１上に活性領域１０３を分離形成するためのフィールド
酸化Ｍ１０２をｌ１ｕｆｆ５０００人〜８０００人に形
成する。次に、活性領域１０３上には、パッド酸化Ｍ１
０４を２００人〜５００人の膜厚で形成する。さらに、
半導体基板１０１上全面に、パッド多結晶シリコン層１
０５を膜厚３０００人〜６０００人程度成長長させる。

次いで、第３図（ｂ）に示すように、フォトレジスト１
０６をマスクにして素子分離用溝１０７を形成する。こ
こで、溝の深さは１μｍ程度である。

次に、第３図（ｃ）に示すように、素子分離用溝１０７
内壁に、側面酸化膜１０８を形成する。

この側面酸化Ｍｌ　０８は、熱酸化法あるいはＣＶＤ法
により膜厚５００人〜１０００人程成長形成する。その
後、半導体基板全面に素子分離用溝の埋込みが可能な物
質を堆積し埋込みを行う。例えば、ＢＰＳＧを半導体基
板全面に膜厚１００００人程度に成長させた後、９００
℃の窒素雰囲気中で約３０分の熱処理を施すことにより
、分離用溝の埋込みを行う。

次に、第３図（ｄ）に示すように、ＢＰＳＱ埋込み材料
層１０９をエッチバックして、ＢＰＳＧ埋込み材料層１
．０９の表面が活性領域１０３表面より上に位置するよ
うにする。例えば、エッチバック後のＢＰＳＧ埋込み材
料層１０９表面が、パッド多結晶シリコン層１０５の中
程に位置するようにする。このようにするには、パッド
多結晶シリコン層１０５の膜厚は３０００人〜６０００
人程度成長るのが好都合である。

続いて、第３図（ｅ）に示すように、パッド多結晶シリ
コン層１０５およびパッド酸化膜１０４を除去する。パ
ッド多結晶シリコン層１０５の除去は、ＣＦ４系のガス
によるプラズマエッチによって、また、パッド酸化膜１
０４の除去については、弗酸系エツチング液を用いたウ
ェットエツチングによって行う。このようにして、パッ
ド多結晶シリコン層１０５およびパッド酸化膜１０４を
除去すると、活性領域１０３表面より突き出しなりＰＳ
Ｇ埋込み材料層１０９が残存する。

次に、第３図（ｆ）に示すように、ゲート酸化膜１１０
を形成するための熱酸化を行う。ここでのゲート酸化膜
形成工程では、８００℃〜９００°Ｃの低温で、膜厚が
約２００人〜４００成長度になるように酸化を行う。

続いて、第３図（ｇ）に示すように、半導体基板表面に
、ゲート多結晶シリコン層１１２およびゲートＷＳｉ層
１１３を被着する。その後は、ゲート電極パターニング
、ソース・ドレイン領域の形成、データの記入、配線の
形成等の通常の工程を経て半導体記憶装置の製造工程は
完了する。

［発明が解決しようとする問題点］ 素子分離用溝を埋込む材料としてはりフロー性のある材
料であることが望まれるので、ＢＰＳＧのような流動性
のあるリンを大量に含む材料が選択される。その結果、
第３図（ｆ）に示すゲート酸化膜形成工程において、Ｂ
ＰＳＧが流動化して活性領域１０３の１部領域を覆って
しまう、そのため、トランジスタの占める面積が狭めら
れ、溝分離法を採用したことによる利点が失われてしま
う。また、ゲート酸化膜形成工程において、ＢＰＳＧ層
中のリン等の不純物が拡散したりあるいは蒸発後活性領
域に付着するなどして、半導体基板表面にＮ−型拡散層
１１１が形成されるので、トランジスタの特性が損なわ
れる。さらに、上記の理由に鑑み、ゲート酸化膜の形成
は比較的低温で行っているので、良質なゲート酸化膜の
形成が困難である。

［問題点を解決するための手段］ 本発明による半導体記憶装置の製造方法は、次の諸工程
を含んでいる。

■半導体基板上にフィールド酸化膜およびゲート酸化膜
を形成する。

■全面にゲート多結晶シリコン層を形成し、その上にパ
ッド酸化膜およびパッド多結晶シリコン層などからなる
パッド層を形成する。

■フォトエツチング法を用いてパッド層の表面から半導
体基板内部に到達する素子分離用溝を形成する。

■ＢＰＳＧ等を用シ）て全面に埋込み材料層を形成し、
これに熱処理を施す。

■埋込み材料層を、ゲート酸化膜の表面より突出するよ
うにエッチバックする。

■パッド層を除去する。

■ゲート多結晶シリコン層上にＷＳｉ等からなる導電体
層を形成する。

［実施例］ 次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ）〜（ｆ）は、本発明の一実施例の工程順を
示す半導体装置の断面図である。まず、第１図（ａ）に
示すように、Ｐ型半導体基板１上に活性領域３を素子分
離するためのフィールド酸化膜２を選択的に形成する。

このフィールド酸化膜２は、ＬＯＣＯ３法により膜Ｊ￥
（５０００人〜８０００成長度に形成する。また、活性
領域３上には、ゲート酸化膜４を所望の膜厚に形成する
。その後、基板全面に、ゲート多結晶シリコン層５、パ
ッド酸化膜６およびパッド多結晶シリコン層７を形成す
る。ここで、ゲート多結晶シリコン層５は、ＣＶＤ法に
より膜厚１０００人〜３０００人程度成長成し、また、
パッド酸化膜６は、熱酸化法あるいはＣＶＤ法で膜厚５
００人〜１０００人程成長形成する。さらに、パッド多
結晶シリコン層７は、ＣＶＤ法により従来法同様に膜厚
３０００人〜６０００人程度成長成する。

次いで、第１図（ｂ）に示すように、フォトレジスト８
を形成しこれをマスクにして、異方性エツチングを行っ
て素子分離用溝９を形成する。

次に、第１図（ｃ）に示すように、素子分離用溝９の内
壁に側面酸化膜１０を形成する。この側面酸化膜１０は
、熱酸化法あるいはＣＶＤ法を用いて膜厚５００人〜１
０００人程成長形成する。

この側面酸化膜１０は、次工程で形成されるＢＰＳＧ埋
込み材料層から、溝部半導体基板へこの側面酸化膜を透
過して不純物が拡散するのを阻止できるように十分の膜
厚のものになされる。側面酸化膜形成後、半導体基板全
面にＢＰＳＧ埋込み材料層１１を膜厚約１００００人に
形成し、続いて９００℃の窒素雰囲気中で約３０分の熱
処理を施して、溝部への埋込みを完了する。

次に、第１図（ｄ）に示すように、ＢＰＳＧ埋込み材料
層１１を、その表面が少なくとも半導体基板上の活性領
域３の表面よりも上に位置するようにエッチバックする
。ここで、ＢＰＳＧ埋込み材料層１１のエッチバックは
、弗酸系エツチング液を用いたウェット法あるいはＣＦ
４等のガスを用いたドライ法により行う。

次いで、第１図（ｅ）に示すように、パッド多結晶シリ
コン層７およびパッド酸化膜６をそれぞれ通常用いられ
ている手法により除去したのち、基板全面に、ゲーｈＷ
Ｓｉ層１２を１０００人〜３０００人の膜厚で形成する
。この工程によって形成されるゲートＷＳｉは、素子分
離用溝９形成時に切断されたゲート多結晶シリコン層５
間を接続すると共に、ゲート電極の低抵抗化の役割を果
たす。

続いて、第１図（ｆ）に示すように、ゲート電極のパタ
ーニングを行い、その後は、通常の工程を経て半導体記
憶装置が形成される。

第２図は、本発明の他の実施例により製造された半導体
記憶装置の縦断面図である。この実施例は、先の実施例
におけるＷＳｉ層を、カバー多結晶シリコン層５ａおよ
びＷＳｉＳｉ２Ｏ３層構造にしたものである。この実施
例によれば、先の実施例において、ゲートＷＳｉ層がＢ
ＰＳＧ埋込み材料層上を横切る部分でカバレッジが悪く
なるのを補うことができる。

［発明の効果］ 以上説明したように、本発明は、ゲート酸化膜およびゲ
ート多結晶シリコン層を形成したのち素子分離用溝を形
成し、この溝を埋込みその後ゲート多結晶シリコン層上
に導電体層を形成するものであるので、以下の効果を奏
することができる。

■素子分離用溝にＢＰＳＧを埋め込んだ後にゲート酸化
膜を形成するものではないので、ＢＰＳＧ層が流動化し
てこれが活性領域上を覆うことがなく、溝分離による高
密度化を損なうことがない。

■上記の同じ理由により、活性領域がリン等の不純物に
よって汚染、されることがない。

■ゲート酸化膜の形成を十分な高温で行うことができる
ので、信頼性のあるゲート酸化膜を形成することができ
る。

■ゲート多結晶シリコン層は、ゲート電極として機能を
果たすほか、ＢＰＳＧ埋込み材料層のエッチバック時に
はエッチバック・スペーサとしての機能をも果たすもの
であるので、製造工程を簡略化できる。

■導電体層（ＷＳｉ層）は、ゲート電極の低抵抗化の機
能の外、素子分離用溝によって分離されたゲート多結晶
シリコン層を接続する機能をも有するものであるので、
製造工程を簡略化できる。

４．１１０・・・ゲート酸化膜、　５．１１２・・・ゲ
ート多結晶シリコン層、　５ａ・・・カバーゲート多結
晶シリコン層、　６．１０４・・・パッド酸化膜、７．
１０５・・・パッド多結晶シリコン層、　８．１３．１
０６・・・フォトレジスト、　　９．１０７・・・素子
分離用溝、　１０．１０８・・・側面酸化膜、１１．１
０９・・・ＢＰＳＧ埋込み材料層、　　１２．１１３・
・・ゲートＷＳｉ層、　　１１１・・・Ｎ−型拡散層。

Claims (1)

【特許請求の範囲】
1. 半導体基板上にフィールド酸化膜とゲート酸化膜を形成
   しその上全面に多結晶シリコン層およびパッド層を形成
   する工程と、前記パッド層から半導体基板内部に到達す
   る複数本の素子分離用溝を形成する工程と、前記素子分
   離用溝の内壁に絶縁膜を形成する工程と、前記素子分離
   用溝内部を含め前記パッド層全面に埋込み用材料層を形
   成する工程と、前記埋込み材料層をその上表面が前記ゲ
   ート酸化膜の上表面より上に存在するようにエッチバッ
   クして前記素子分離用溝内に前記埋込み材料層を残存さ
   せる工程と、前記パッド層を除去する工程と、露出した
   前記多結晶シリコン層上に導電体層を形成する工程と、
   前記導電体層および前記多結晶シリコン層をパターニン
   グして前記素子分離用溝と垂直に交差する複数本のゲー
   ト電極を形成する工程とを具備することを特徴とする半
   導体記憶装置の製造方法。