JP2994239B2 - Ｓｏｉトレンチ構造およびその製造方法 - Google Patents

Ｓｏｉトレンチ構造およびその製造方法

Info

Publication number
JP2994239B2
JP2994239B2 JP7236400A JP23640095A JP2994239B2 JP 2994239 B2 JP2994239 B2 JP 2994239B2 JP 7236400 A JP7236400 A JP 7236400A JP 23640095 A JP23640095 A JP 23640095A JP 2994239 B2 JP2994239 B2 JP 2994239B2
Authority
JP
Japan
Prior art keywords
trench
wall
layer
forming
masking layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7236400A
Other languages
English (en)
Other versions
JPH08116037A (ja
Inventor
ゼックマダシル・ヴェレユドハン・ラジーバクマール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH08116037A publication Critical patent/JPH08116037A/ja
Application granted granted Critical
Publication of JP2994239B2 publication Critical patent/JP2994239B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、シリコン・オン
・インシュレータ（ＳＯＩ）に関し、特にＳＯＩトレン
チＤＲＡＭセルに関するものである。
【０００２】
【従来の技術】シリコン・オン・インシュレータ（ＳＯ
Ｉ）デバイスは、高性能ＶＬＳＩには非常に魅力的であ
る。薄膜ＳＯＩデバイスは、改善された短チャネル効果
とサブスレッショルド・スロープ，高い移動度，ラッチ
アップからの解放，減少したパラスティック・キャパシ
タ，および減少した電力といったような利点を有してい
る。従来、ラジエーション・ハードニング・デバイスの
製造は、ＳＯＩの最初の商業的応用であった。ＳＯＩの
利用は、軍事的ラジエーション・ハードニング・デバイ
ス用の高価なシリコン・オン・サファイアを置き換える
ことを目標とした研究から発展してきた。この分野で最
も進歩した製品は、現在のところＳＲＡＭ（２５６ｋ
ｂ）である。しかし、現在までのところ、ＤＲＡＭの製
造にＳＯＩを使用することは、実際的であるとは思われ
ていなかった。
【０００３】ＳＯＩ ＤＲＡＭの１つの欠点は、ＳＯＩ
ウェハが非常に高価であることである。さらに、ＳＯＩ
ＤＲＡＭセルの製造は、従来のＤＲＡＭに比べて、か
なり複雑である。従来のＳＯＩ構造にトレンチをエッチ
ングすることは、非常に困難である。というのは、トレ
ンチは、酸化物マスクを用いて通常エッチングされるか
らである。その結果、ＳＯＩサブストレート上のＤＲＡ
Ｍセルは、ＳＯＩサブストレートの酸化物絶縁体上に設
けられた積層キャパシタを用いている。積層キャパシタ
は、本来的に、低い記憶容量を有しており、平坦化の問
題を引き起こす。さらに、積層キャパシタ記憶ノードを
有する従来技術のＳＯＩ ＤＲＡＭセルは、パラスティ
ック・側壁漏洩，高いソフトエラー率，およびウェル−
サブストレート漏洩のような欠点を有している。
【０００４】
【発明が解決しようとする課題】この発明の目的は、安
価な普通のウェハを用いて製造することのできるＳＯＩ
ＤＲＡＭセルを提供することにある。
【０００５】この発明のさらに他の目的は、従来のＤＲ
ＡＭに比べて、プロセスの複雑性を大幅に増大させるこ
となしに、ＳＯＩ ＤＲＡＭセルを製造する方法を提供
することにある。
【０００６】本発明のさらに他の目的は、従来技術の積
層キャパシタＤＲＡＭセルに関係した、パラスティック
側壁漏洩を排除し、高いソフトエラー率を軽減し、およ
びウェハ−サブストレート漏洩を排除したＳＯＩ ＤＲ
ＡＭセルを提供することにある。
【０００７】
【課題を解決するための手段】この発明は、ＳＯＩ Ｄ
ＲＡＭデバイスのためのトレンチ記憶キャパシタとして
応用できるトレンチ構造である。トレンチ・キャパシタ
は、ウェハ絶縁体（酸化物）の下側に設けられ、アクセ
ス・デバイスは、絶縁体酸化物の上側に設けられてい
る。
【０００８】本発明は、ＳＯＩトレンチ構造を製造する
製造方法であって、ＳＯＩサブストレートを準備し、前
記サブストレートにトレンチをエッチングし、前記トレ
ンチの壁の上に、酸化物を形成し、前記トレンチ内の前
記酸化物上にマスキング層を形成し、前記トレンチの上
部から、前記マスキング層を除去し、前記トレンチの上
部にマスキング・カラーを形成し、このマスキング・カ
ラー上に露出した酸化物帯を残し、前記トレンチ内の前
記露出した酸化物帯を酸化して、前記サブストレートの
表面の下側の、前記サブストレート内に環状酸化物領域
を形成する。
【０００９】
【発明の実施の形態】この発明の構造および方法が有用
となる基本ＤＲＡＭセル構造を、図１に示す。酸化物帯
４を、ソース／ドレイン１０５／１０６およびゲートポ
リシリコン１０の下側に、図示のように作製する。酸化
物帯４は、ＤＲＡＭセル・アレイに対して連続してお
り、デバイスのアレイ・ウェル５をサブストレートから
分離する。酸化物帯は、ウェル−サブストレート漏洩を
完全に排除する。ソース／ドレインをサブストレートか
ら完全に分離する酸化物帯４によって、あらゆるパラス
ティック・トレンチ側壁漏洩をも完全に排除されること
に留意されたい。図１からわかるように、構造は、ＳＯ
Ｉサブストレート１と、深いトレンチ２と、デバイスを
サブストレート１から分離する酸化物帯４と、アレイ・
ウェル５と、トレンチの周りの酸化物カラー６と、深い
トレンチ２の内側のポリシリコン充填物７と、トレンチ
・キャパシタ・ノード絶縁体８と、デバイス拡散部９
と、ゲート・ポリシリコン１０と、ストラップ・ポリシ
リコン充填物１１と、ゲート導体キャップ１２と、表面
ストラップ１３とを備えている。３で示される点線より
上の部分は、薄いエピ層３ａであり、点線３より下の部
分は、低抵抗サブストレート１である。
【００１０】酸化物帯４上のセル構造は、図１に示され
た特定のセルに限定する必要はない。酸化物４の厚さ
は、制御でき、プロセス・パラメータによって特定でき
る。より薄い酸化物帯は、低減した垂直応力を発生す
る。一般に、酸化物の厚さは、２００〜５００オングス
トロームが望ましい。
【００１１】プロセスの詳細 図２に基づいて、この発明のＳＯＩトレンチ構造の好適
な製造方法を説明する。図２において、１４は薄い堆積
窒化物層、１５は堆積酸化物層、１６は他の薄い堆積窒
化物層である。図２の窒化物／酸化物／窒化物層１４，
１５，１６を、トレンチ・マスクを用いて、図３に示す
ようにパターニングする。窒化物／酸化物／窒化物１
４，１５，１６を、マスクとして用い、反応性イオン・
エッチング（ＲＩＥ）を行なうことにより、図４に示す
ように、トレンチ１００を、シリコン・サブストレート
１内に、約０．５〜０．６μｍの深さに、反応性イオン
エッチングする。この深さは、予測されるソース・ドレ
イン接合深さよりも大きい。次に、図５に示すように、
サブストレート１を等方性エッチングしてトレンチを横
方向に少し拡張し、熱酸化物の薄層１８を、トレンチ内
のサブストレートのシリコン表面上に成長させる。この
時のサブストレート１の等方性エッチングは、熱成長す
る酸化物層１８の表面と絶縁層１４，１５，１６の縁部
とを整列させるためであるが、省略することもできる。
次に、窒化物層１９を堆積し、平坦化レジスト１７を、
ウェハ上にスピン塗布して、図６の構造を得る。
【００１２】次に、図７において、平坦化レジストを、
ブランケットＲＩＥによって、ウェル深さより上のレベ
ルに、リセスする。露出した窒化物層１９を等方性エッ
チングして、図８に示すように、下側窒化物バリア２２
を残す。次に、残りの平坦化レジスト１７を、適切な溶
剤によって除去し、トレンチを堆積によりイントリンシ
ック・ポリシリコン２１で充填し、化学機械研磨で平坦
化し研磨する。次に、ポリシリコン２１を、ソース／ド
レイン接合深さより下側の深さ１０２にまでリセスす
る。窒化物カラー２０を、トレンチの周辺に形成し、図
９に示す構造を得る。ここに窒化物カラー２０は、サブ
ストレート上に窒化物層を堆積し、続いて、構造および
トレンチの水平面上の堆積窒化物を、異方性エッチング
することにより形成される。前記下側窒化物バリア２２
および窒化物カラー２０は、究極的には、酸化物帯４を
形成する際の下部マスク層および上部マスク層の役割を
果たす。
【００１３】次に、露出ポリシリコン２１を、酸化物１
８に対して選択的に、等方性エッチングする。窒化物カ
ラー２０または窒化物バリア２２によって保護されてい
ないシリコンを酸化して、図１０に示すように、アレイ
領域内のトレンチの周辺に酸化物帯４を形成する。２５
６ＭｂＤＲＡＭチップに対しては、トレンチ間の間隔
は、約０．２５μｍである。したがって、酸化時間を調
整して、酸化物４をサブストレート内に横方向に０．１
５μｍ以上に延在させ、メモリ・アレイ内においてデバ
イスの下側に連続する酸化物帯を確保する。複数のトレ
ンチ構造を隣接して形成する場合、それぞれのトレンチ
構造の酸化物帯４は互いに交わり、連続した酸化物層を
形成する。
【００１４】酸化工程の後に、トレンチの内側に残った
突出する酸化物、および酸化物層１６を、異方性エッチ
ングして除去する。次に、露出窒化物領域２０および２
２を、等方性エッチングする。次に、薄い窒化物カラー
２３（図１１）をトレンチの周りに形成して、酸化物帯
を保護する。この工程においては、全構造上に窒化物の
薄層を堆積することによって、カラーを形成し、続い
て、構造およびトレンチの水平面の窒化物を異方性エッ
チングする。次に、トレンチをさらに、所望の深さまで
エッチングして、図１１の構造を得る。
【００１５】次に、通常の工程を用いて処理を続け、図
１の構造を製造する。例えば、トレンチ内に絶縁体層８
を形成した後、ポリシリコン７を充填する。酸化物カラ
ー６を形成し、ポリシリコン７´を覆うように酸化物層
６´を形成する。次に酸化物層６´の一部をエッチング
し、導電体層１３により、ドレン１０６とポリシリコン
７´を電気的に接続する。デバイス部は周知の方法で酸
化物帯４の上に形成できる。
【図面の簡単な説明】
【図１】この発明のＳＯＩトレンチＤＲＡＭセルの断面
図である。
【図２】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図３】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図４】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図５】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図６】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図７】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図８】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図９】図１のＤＲＡＭ構造に有用なトレンチ構造の製
造プロセスの工程を示す図である。
【図１０】図１のＤＲＡＭ構造に有用なトレンチ構造の
製造プロセスの工程を示す図である。
【図１１】図１のＤＲＡＭ構造に有用なトレンチ構造の
製造プロセスの工程を示す図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−208963（ＪＰ，Ａ) 特開 平４−212451（ＪＰ，Ａ) 特開 昭63−2374（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 29/786

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】ＳＯＩサブストレートの表面上から実質的
    に垂直方向に少なくとも１つのトレンチをエッチングす
    るステップと、 前記トレンチの内壁の全体に亘って酸化物層を形成する
    ステップと、 前記トレンチ内壁上の前記酸化物層の表面上に第１のマ
    スキング層を形成するステップと、 前記トレンチ内壁の上部から前記マスキング層を除去す
    ることにより下部マスキング層を残すステップと、 前記下部マスキング層の表面上および該マスキング層の
    上端に隣接して前記トレンチ内壁上部の一部の表面上に
    第２のマスキング層を形成するステップと、 前記第２のマスキング層の上端に隣接して前記トレンチ
    内壁上部の表面上にマスキング・カラーを形成するステ
    ップと、 前記第２のマスキング層を除去することにより前記マス
    キング・カラーの下端面および前記下部マスキング層の
    上端面の間にトレンチ内壁帯を露出するステップと、 酸化雰囲気の下に前記露出トレンチ内壁帯を酸化するこ
    とにより、実質的に水平方向に前記サブストレート内部
    に延びている 環状酸化物領域を形成するステップと、 を含むＳＯＩトレンチ構造の製造方法。
  2. 【請求項２】前記マスキング・カラーおよび前記下部マ
    スキング層の少なくとも一方が窒化物よりなる請求項１
    記載の製造方法。
  3. 【請求項３】複数の前記ＳＯＩトレンチ構造の前記酸化
    物帯が互いに隣接して連続した酸化物層を形成する請求
    項１記載の製造方法。
  4. 【請求項４】前記マスキング・カラーおよび前記下部マ
    スキング層を除去してトレンチ内壁を露出するステップ
    と、 前記トレンチの露出内壁上に薄い窒化物層を形成するス
    テップと、 前記トレンチを深くするステップと、 をさらに含む請求項１記載の製造方法。
  5. 【請求項５】ＳＯＩサブストレートの表面上から実質的
    に垂直方向に少なくとも１つのトレンチをエッチングす
    るステップと、 前記トレンチの内壁の全体に亘って酸化物層を形成する
    ステップと、 前記トレンチ内壁上の前記酸化物層の表面上に窒化物の
    マスキング層を形成するステップと、 前記トレンチ内壁の上部から前記マスキング層を除去す
    ることにより窒化物の下部マスキング層を形成するステ
    ップと、 前記下部マスキング層の表面上および該マスキング層の
    上端に隣接して前記トレンチ内壁上部の一部の表面上に
    他の材料のマスキング層を形成するステップと、 前記他のマスキング層の上端に隣接して前記トレンチ内
    壁上部に窒化物のマスキング・カラーを形成するステッ
    プと、 前記他のマスキング層を除去することにより前記マスキ
    ング・カラーの下端面および前記下部マスキング層の上
    端面の間にトレンチ内壁帯を露出するステップと、 酸化雰囲気の下に前記露出トレンチ内壁帯を酸化するこ
    とにより、実質的に水平方向に前記サブストレート内部
    に延びている 環状酸化物領域を形成するステップと、前記マスキング・カラーおよび前記下部マスキング層を
    除去してトレンチ内壁を露出するステップと、 前記トレンチの露出内壁上に薄い窒化物層を形成するス
    テップと、 前記トレンチを深くするステップと、 を含むＳＯＩトレンチ構造の製造方法。
  6. 【請求項６】上部領域にデバイス領域を含むエピタキシ
    ャル層を有する低抵抗の半導体サブストレートと、前記エピタキシャル層の上面から前記サブストレート内
    へ向けて実質的に垂直方向に形成された少なくとも１つ
    のトレンチと、 前記デバイス領域の下方に位置した前記エピタキシャル
    層内の下部領域において前記トレンチから実質的に水平
    方向に酸素の外方拡散により形成された拡散領域を含む
    環状酸化物帯と、 前記酸化物帯の露出側面を保護するためにトレンチの内
    壁の全体に亘って付着された薄い窒化物カラーと、 を含むＳＯＩトレンチ構造。
  7. 【請求項７】隣接する複数の前記各トレンチを取り囲む
    複数の前記各酸化物帯が水平方向に整列して連続した酸
    化物帯を形成する複数のＳＯＩトレンチから成る請求項
    ６記載のＳＯＩトレンチ構造。
JP7236400A 1994-10-06 1995-09-14 Ｓｏｉトレンチ構造およびその製造方法 Expired - Fee Related JP2994239B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/319,833 US5593912A (en) 1994-10-06 1994-10-06 SOI trench DRAM cell for 256 MB DRAM and beyond
US319833 1994-10-06

Publications (2)

Publication Number Publication Date
JPH08116037A JPH08116037A (ja) 1996-05-07
JP2994239B2 true JP2994239B2 (ja) 1999-12-27

Family

ID=23243827

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7236400A Expired - Fee Related JP2994239B2 (ja) 1994-10-06 1995-09-14 Ｓｏｉトレンチ構造およびその製造方法

Country Status (4)

Country Link
US (2) US5593912A (ja)
JP (1) JP2994239B2 (ja)
KR (1) KR100187868B1 (ja)
TW (1) TW284916B (ja)

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5585285A (en) * 1995-12-06 1996-12-17 Micron Technology, Inc. Method of forming dynamic random access memory circuitry using SOI and isolation trenches
US5827765A (en) * 1996-02-22 1998-10-27 Siemens Aktiengesellschaft Buried-strap formation in a dram trench capacitor
US5776808A (en) * 1996-12-26 1998-07-07 Siemens Aktiengesellschaft Pad stack with a poly SI etch stop for TEOS mask removal with RIE
US5780346A (en) 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US5936274A (en) * 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US5909618A (en) * 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6528837B2 (en) 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5914511A (en) * 1997-10-06 1999-06-22 Micron Technology, Inc. Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts
US5990511A (en) * 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6304483B1 (en) 1998-02-24 2001-10-16 Micron Technology, Inc. Circuits and methods for a static random access memory using vertical transistors
US6246083B1 (en) 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US5991225A (en) * 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
US6479368B1 (en) 1998-03-02 2002-11-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having a shallow trench isolating region
US6008104A (en) * 1998-04-06 1999-12-28 Siemens Aktiengesellschaft Method of fabricating a trench capacitor with a deposited isolation collar
US6043527A (en) 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
US6091094A (en) * 1998-06-11 2000-07-18 Siemens Aktiengesellschaft Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips
US6134175A (en) * 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6093623A (en) * 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
JP3231020B2 (ja) * 1998-08-06 2001-11-19 株式会社東芝 半導体装置
GB2341483B (en) * 1998-09-11 2003-10-01 Siemens Plc Improved process for dram cell production
US6423613B1 (en) 1998-11-10 2002-07-23 Micron Technology, Inc. Low temperature silicon wafer bond process with bulk material bond strength
US6259129B1 (en) * 1999-04-20 2001-07-10 International Business Machines Corporation Strap with intrinsically conductive barrier
US6232170B1 (en) 1999-06-16 2001-05-15 International Business Machines Corporation Method of fabricating trench for SOI merged logic DRAM
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
DE19939589B4 (de) * 1999-08-20 2004-08-12 Infineon Technologies Ag Verfahren zur Herstellung eines Grabens mit vergrabener Platte
DE19941147A1 (de) 1999-08-30 2001-03-22 Infineon Technologies Ag Epitaxieschicht und Verfahren zu ihrer Herstellung
DE19941148B4 (de) 1999-08-30 2006-08-10 Infineon Technologies Ag Speicher mit Grabenkondensator und Auswahltransistor und Verfahren zu seiner Herstellung
US6544837B1 (en) * 2000-03-17 2003-04-08 International Business Machines Corporation SOI stacked DRAM logic
US6326275B1 (en) * 2000-04-24 2001-12-04 International Business Machines Corporation DRAM cell with vertical CMOS transistor
US6437381B1 (en) * 2000-04-27 2002-08-20 International Business Machines Corporation Semiconductor memory device with reduced orientation-dependent oxidation in trench structures
US6396121B1 (en) * 2000-05-31 2002-05-28 International Business Machines Corporation Structures and methods of anti-fuse formation in SOI
US6852167B2 (en) * 2001-03-01 2005-02-08 Micron Technology, Inc. Methods, systems, and apparatus for uniform chemical-vapor depositions
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP2003007872A (ja) * 2001-06-27 2003-01-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
US7589029B2 (en) * 2002-05-02 2009-09-15 Micron Technology, Inc. Atomic layer deposition and conversion
US7160577B2 (en) * 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6930357B2 (en) * 2003-06-16 2005-08-16 Infineon Technologies Ag Active SOI structure with a body contact through an insulator
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US7017662B2 (en) * 2003-11-18 2006-03-28 Halliburton Energy Services, Inc. High temperature environment tool system and method
US7442932B2 (en) * 2003-11-18 2008-10-28 Halliburton Energy Services, Inc. High temperature imaging device
AU2004300123B2 (en) * 2003-11-18 2010-12-23 Halliburton Energy Services, Inc. A high temperature memory device
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
WO2006065698A2 (en) 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7560395B2 (en) 2005-01-05 2009-07-14 Micron Technology, Inc. Atomic layer deposited hafnium tantalum oxide dielectrics
US7662729B2 (en) * 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US20070023833A1 (en) * 2005-07-28 2007-02-01 Serguei Okhonin Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same
US8071476B2 (en) 2005-08-31 2011-12-06 Micron Technology, Inc. Cobalt titanium oxide dielectric films
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
US7683430B2 (en) * 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US7492632B2 (en) * 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
WO2007128738A1 (en) * 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) * 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US7808028B2 (en) * 2007-04-18 2010-10-05 International Business Machines Corporation Trench structure and method of forming trench structure
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) * 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) * 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) * 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) * 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) * 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US20090251960A1 (en) * 2008-04-07 2009-10-08 Halliburton Energy Services, Inc. High temperature memory device
US7947543B2 (en) * 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) * 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) * 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) * 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) * 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
CN102365628B (zh) * 2009-03-31 2015-05-20 美光科技公司 用于提供半导体存储器装置的技术
US8139418B2 (en) * 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) * 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) * 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) * 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) * 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) * 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) * 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) * 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) * 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) * 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
WO2011115893A2 (en) 2010-03-15 2011-09-22 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4326332A (en) * 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
US4864375A (en) * 1986-02-05 1989-09-05 Texas Instruments Incorporated Dram cell and method
JPH01125858A (ja) * 1987-11-10 1989-05-18 Fujitsu Ltd 半導体装置およびその製造方法
JPH01158768A (ja) * 1987-12-15 1989-06-21 Fujitsu Ltd 半導体記憶装置とその製造方法
US5182224A (en) * 1988-09-22 1993-01-26 Hyundai Electronics Industries Co., Ltd. Method of making dynamic random access memory cell having a SDHT structure
US5096849A (en) * 1991-04-29 1992-03-17 International Business Machines Corporation Process for positioning a mask within a concave semiconductor structure
US5214603A (en) * 1991-08-05 1993-05-25 International Business Machines Corporation Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors
DE59205665D1 (de) * 1991-10-02 1996-04-18 Siemens Ag Verfahren zur Herstellung einer Grabenstruktur in einem Substrat
US5204286A (en) * 1991-10-15 1993-04-20 Micron Technology, Inc. Method of making self-aligned contacts and vertical interconnects to integrated circuits
US5283453A (en) * 1992-10-02 1994-02-01 International Business Machines Corporation Trench sidewall structure
US5422294A (en) * 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells

Also Published As

Publication number Publication date
TW284916B (ja) 1996-09-01
US5869868A (en) 1999-02-09
JPH08116037A (ja) 1996-05-07
KR100187868B1 (ko) 1999-06-01
US5593912A (en) 1997-01-14
KR960015920A (ko) 1996-05-22

Similar Documents

Publication Publication Date Title
JP2994239B2 (ja) Ｓｏｉトレンチ構造およびその製造方法
US6365452B1 (en) DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation
US4728623A (en) Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method
KR900002885B1 (ko) 다이나믹 메모리 장치와 그 제조방법
JP5137310B2 (ja) トレンチ・キャパシタ・アレイを含む構造およびその形成方法（ｓｏｉチップ用の簡略化した埋込プレート構造およびプロセス）
US4816884A (en) High density vertical trench transistor and capacitor memory cell structure and fabrication method therefor
US5937292A (en) Nitride cap formation in a DRAM trench capacitor
JP3683829B2 (ja) トレンチ側壁に酸化物層を形成する方法
JPH0653412A (ja) 半導体記憶装置およびその製造方法
JPH02156665A (ja) ダイナミツク・ランダム・アクセス・メモリ及びその製造方法
JPH11145275A (ja) シャロートレンチ分離構造及びその形成方法
US6569729B1 (en) Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application
JP3146316B2 (ja) 半導体装置及びその製造方法
US6872629B2 (en) Method of forming a memory cell with a single sided buried strap
US5292679A (en) Process for producing a semiconductor memory device having memory cells including transistors and capacitors
US5635740A (en) Semiconductor device and method of manufacturing the same
JPH056977A (ja) ダイナミツク型半導体記憶装置およびその製造方法
JPH04234166A (ja) 半導体集積回路装置
US5449636A (en) Method for the fabrication of DRAM cell having a trench in the field oxide
US5534457A (en) Method of forming a stacked capacitor with an "I" shaped storage node
KR930004985B1 (ko) 스택구조의 d램셀과 그 제조방법
JPH04340745A (ja) 半導体装置
KR940004596B1 (ko) 반도체 기억 장치의 제조방법
KR0123752B1 (ko) 고집적 반도체 장치 및 그 제조방법
KR940009615B1 (ko) 반도체 기억장치 제조방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees